| 发明名称 | 具有应力层的存储单元 | ||
| 摘要 | 本发明公开了一种存储单元。该存储单元包括p掺杂衬底，在该衬底上具有一对间隔分开的n掺杂区域，所述n掺杂区域形成围绕沟道的源极和漏极。位于沟道上的叠层顺序地包括(i)隧道氧化物层，(ii)浮栅，(iii)栅极间电介质，以及(iv)控制栅。多晶硅层位于源极和漏极上。覆盖该叠层的覆盖层包括间隔垫层和前金属沉积层。可选地，接点用于每个接触源极、漏极和硅化物层，并且每个接点具有暴露部分。浅隔离沟槽设置在n掺杂区域周围，该沟槽包括具有至少约200MPa的拉伸应力的应力硅氧化物层。在存储单元的操作期间该应力层减少保持在浮栅中的电荷的泄漏。 | ||
| 申请公布号 | CN101331597B | 申请公布日期 | 2013.05.15 |
| 申请号 | CN200680046808.7 | 申请日期 | 2006.12.13 |
| 申请人 | 应用材料公司 | 发明人 | 雷扎·阿格哈瓦尼;怡利·叶;希姆·M·萨德 |
| 分类号 | H01L21/336(2006.01)I;H01L27/105(2006.01)I;H01L29/788(2006.01)I;H01L21/8239(2006.01)I | 主分类号 | H01L21/336(2006.01)I |
| 代理机构 | 北京律诚同业知识产权代理有限公司 11006 | 代理人 | 徐金国 |
| 主权项 | 一种位于衬底上的存储单元，该存储单元包括：(a)p掺杂衬底；(b)位于所述p掺杂衬底中的一对间隔分开的n掺杂区域，所述一对间隔分开的n掺杂区域形成源极和漏极，该n掺杂区域限定出两者之间的沟道；(c)位于所述沟道上的叠层，该叠层包括(i)隧道氧化物层，(ii)浮栅，(iii)栅极间电介质，以及(iv)控制栅；(d)位于所述源极和漏极上的多晶硅层；(e)覆盖所述叠层的覆盖层，该覆盖层包括间隔垫层和前金属沉积层，并且该覆盖层具有暴露触点的通孔；以及(f)围绕n掺杂区域的浅隔离沟槽，该沟槽包括具有至少200MPa的拉伸应力的应力硅氧化物层，从而在所述存储单元的操作期间，该应力层减少保持在所述浮栅中的电荷的泄漏。 | ||
| 地址 | 美国加利福尼亚州 | ||