比较器以及具备该比较器的AD转换器

摘要

一种比较器，具备：与时钟信号（CLK）同步地导通/截止的晶体管（M0）、与晶体管（M0）的导通/截止同步地进行比较动作的差动对（M1、M2）、输出差动对（M1、M2）的比较结果的正反馈部（F1），正反馈部具备：在PMOS晶体管（M3）与NMOS晶体管（M4）之间插入的电阻（R1）、以及在PMOS晶体管（M5）与NMOS晶体管（M6）之间插入的电阻（R2），正反馈部在电阻（R1）的低电位侧连接PMOS晶体管（M5）的栅极，在电阻（R1）的高电位侧连接NMOS晶体管（M6）的栅极，在电阻（R2）的低电位侧连接PMOS晶体管（M3）的栅极，在电阻（R2）的高电位侧连接NMOS晶体管（M4）的栅极。

主权项

一种比较器，具备：与时钟信号同步地导通/截止的开关、与所述开关的导通/截止同步地进行比较动作的差动对、以及输出所述差动对的比较结果的正反馈部，其特征在于，所述正反馈部具备：在第一PMOS晶体管与第一NMOS晶体管之间插入的第一电阻、以及在第二PMOS晶体管与第二NMOS晶体管之间插入的第二电阻，所述正反馈部在所述第一电阻的低电位侧连接所述第二PMOS晶体管的栅极，在所述第一电阻的高电位侧连接所述第二NMOS晶体管的栅极，在所述第二电阻的低电位侧连接所述第一PMOS晶体管的栅极，在所述第二电阻的高电位侧连接所述第一NMOS晶体管的栅极。