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<p>상태밀도(density of states, DOS) 공법의 FET가 게시된다. 일 실시형태는 n-채널 트랜지스터의 제조에 사용되는 층상 구조를 구비한다. 상기 층상 구조는 전도대역 최저점(E)을 구비하는 제1 반도체층; 이산 정공 레벨(H)을 구비하는 제2 반도체층; 상기 제1 및 제2 반도체층 사이에 배치된 와이드 밴드갭 반도체 베리어층; 상기 제1 반도체층의 상부에 배치된 게이트 유전층; 및 상기 게이트 유전층의 상부에 배치된 게이트 금속층을 포함하며, 상기 게이트 금속층에 인가되는 제로 바이어스에 대해 상기 이산 정공 레벨(H)이 상기 전도대역 최저점(E)의 하부에 위치되도록 한다.</p> |
