一种基于FPGA的超宽带射频数字接收机装置及其实现方法

摘要

本发明涉及一种基于FPGA的超宽带射频数字接收机装置及其实现方法，该装置包括：ADC模块，FPGA模块，EPROM模块，DAC模块、电源模块；ADC模块与FPGA模块及电源模块连接；完成射频模拟信号到数字信号的转换功能；FPGA模块分别与ADC模块、DAC模块、EPROM模块、电源模块连接；FPGA模块为接收机信号处理核心模块，完成数字信号的数字下变频、基带信号的相关处理、处理结果输出和控制模拟信号输出；EPROM模块与FPGA模块及电源模块连接；用于存储FPGA内的程序代码；DAC模块与FPGA模块连接，与电源模块连接；DAC模块完成射频接收机的模拟信号输出功能；电源模块提供整个系统工作所需电压。

主权项

1.一种基于FPGA的超宽带射频接收机装置的实现方法，该基于FPGA的超宽带射频接收机装置包括：ADC模块、FPGA模块、EPROM模块、DAC模块及电源模块；ADC模块与FPGA模块及电源模块连接；ADC模块完成射频模拟信号到数字信号的转换功能；FPGA模块分别与ADC模块、DAC模块、EPROM模块及电源模块连接；FPGA模块为接收机信号处理核心模块，完成数字信号的数字下变频、基带信号的相关处理、处理结果输出和控制模拟信号输出；EPROM模块与FPGA模块及电源模块连接；EPROM模块用于存储FPGA内的程序代码；DAC模块与FPGA模块连接，与电源模块连接；DAC模块完成射频接收机的模拟信号输出功能；电源模块提供整个系统工作所需电压；外界给系统输入+5V和-5V的电压，电源模块又分为两个子模块：模拟信号电源模块和数字信号电源模块；模拟信号电源模块与ADC和DAC模块连接，将+5V的电压转换成系统所需要的+3.3V和+1.9V，其中+3.3V提供给DAC模块，+1.9V提供给ADC模块；数字信号电源模块与FPGA模块和EPROM模块连接，将+5V转换成系统所需要的+3.3V、+2.5V、+1.8V及+1.2V，其中+3.3V、+2.5V及+1.2V提供给FPGA模块，+1.8V提供给EPROM模块；所述的FPGA模块分为以下四个单元：负责将射频数字信号转换为基带信号的数字下变频单元；负责将基带信号匹配滤波的基带信号相关处理单元；负责将处理结果输出的处理结果输出单元；完成接收机模拟输出的模拟信号输出控制单元；数字下变频单元前端与FPGA外部模块直接连接，后端与基带信号相关处理单元连接，其内部包含对ADC的控制功能，用于接收ADC采样得到的数字信号，并完成数字下变频功能；基带信号相关处理单元前端与数字下变频单元连接，后端与处理结果输出单元连接，对基带信号做相关处理运算；处理结果输出单元与相关处理单元连接，负责将相关处理的结果输出出去和后面系统发送命令的接收；模拟信号输出单元与处理结果输出单元连接，以接收后面系统发送的命令，控制模拟信号的输出，模拟信号输出单元与FPGA外部模块连接，实现模拟信号的输出功能；模拟信号输出单元内部包含DDS，即预先存储好的输出波形数据；FPGA模块处于信号处理核心地位，FPGA模块完成信号的处理和对其它模块的控制；FPGA模块的程序设计采用单元化设计，每个单元单独完成各自的功能；其特征在于：该基于FPGA的超宽带射频接收机装置的实现方法包括下面几个步骤：(1)、设备开机后，数字下变频的ADC控制单元完成对ADC的初始化，配置ADC的工作模式；(2)、ADC正常工作后，FPGA接收ADC采集到的数字信号，并通过数字下变频单元进行数字下变频处理，完成射频信号到基带信号的转换；(3)、FPGA通过相关处理单元实现基带信号的匹配滤波；(4)、FPGA通过处理结果输出单元，将经过相关处理单元匹配滤波后的数据存储到FPGA内部的FIFO中，通过并行数据接口与后端系统连接；处理结果输出单元提供中断标志给后端系统，表明数据处理完成，后端系统读取处理结果数据；(5)、FPGA利用DAC控制单元实现接收机的模拟信号输出；其中，所述步骤（2）中的通过数字下变频单元进行数字下变频处理，这里是采用基于多相滤波的方法实现并行数字下变频；基于多相滤波方法数字下变频对模拟信号的采样频率有要求，根据Nyquist带通采样定律，为了避免信号频谱的混叠，带通信号的采样率需要满足f_s≥2B，且f_s=4f_c/(2m+1)，其中：m为任意正整数，f_c为信号中心频率，B为信号带宽；模拟信号经过ADC的采样进入FPGA，并通过8次延时（Z^-1）得到8路并行信号；下变频单元利用FPGA的时钟管理器将采样频率f_s做8分频处理，在分频后的时钟作用下，8路并行信号与“1”和“-1”相乘，实现混频最终8路信号通过各自的多相滤波器实现相位纠正，输出4组并行的I/Q信号每组I/Q两路信号作为一个复数的虚部和实部，所以，数字下变频输出相当于是4组复数多相滤波器通过MATLAB软件进行设计，得到每组滤波器的系数后，利用FPGA内的滤波器IP核生成；其中，所述步骤（3）中FPGA通过相关处理单元实现基带信号的匹配滤波，是使滤波器的输出端信号在某一时刻瞬时功率与噪声平均功率的比值最大；采用的方法是采用频域匹配滤波，这种方法的核心就是信号的时域与频域之间相互转换，即信号的FFT和IFFT；FFT采用的是4路并行FFT流水线计算方法，最终实现4096点的FFT；算法的数学表达式为：$X[k_1{N}_2+k_2]=\underset{n_1=0}{\overset{N_1-1}{\Sigma }}\left\{\left(\underset{n_2=0}{\overset{N_2-1}{\Sigma }}x\right[n_2{N}_1+n_1\left]W_{N_2}^{n_2{k}_2}\right)W_N^{n_1{k}_2}\right\}{W}_{N_1}^{n_1{k}_1}$实现结构图由三部分构成：第一部分实现4路并行的1024点数FFT；第二部分实现4路计算结果与旋转因子复乘的功能；第三部分为标准的4点数的FFT；最终输出为4路并行的FFT结果；从数字下变频模块输出的每一组复数数据首先在相关单元的第一部分做基-2²SDF的FFT；对于每路FFT的结果输出，在第二部分中，完成与各自的旋转因子的相乘，这些旋转因子事先通过Matlab软件生成完毕，存储在FPGA内的RAM中；经过相乘得到的数据，在第三部分中完成标准的4点FFT；通过这三部分的处理，相关处理单元输出4路并行复数数据，即基带信号的FFT结果。