读出列选择和读出数据总线预充电控制信号的互锁

摘要

一种用于DRAM存储器的列选择和数据总线预充电信号互锁方案。该信号互锁系统包括和DRAM存储器的每个体相关联的列读出使能电路，用于产生用来将数据耦合到共同读出数据总线的列选择信号，并且产生用于停用读出数据总线预充电装置的读出数据总线预充电停用信号。每个列读出使能电路包括具有可调元件的脉冲发生器电路，用于在读出操作中产生至少一个列选择信号脉冲和读出数据总线预充电停用脉冲。脉冲发生器电路确保列选择脉冲总是内嵌在读出数据总线预充电停用脉冲中。从而，在有效的列选择装置和有效的读出数据总线预充电装置之间不存在交迭。

主权项

一种用于控制存储器的一个体的读出访问的时序互锁电路，包括用于接收并且延迟读出访问信号的激活延迟电路，所述激活延迟电路提供延迟第一时间的读出访问信号；预充电停用脉冲发生器电路，用于响应于所述延迟第一时间的读出访问信号来产生具有第一持续时间的数据总线预充电停用脉冲，所述预充电停用脉冲发生器电路响应于所述延迟第一时间的读出访问信号来提供延迟第二时间的读出访问信号；以及读出列选择脉冲发生器电路，用于响应于所述延迟第二时间的读出访问信号来产生具有第二持续时间的列选择使能脉冲，所述第二持续时间小于所述第一持续时间，所述列选择使能脉冲内嵌于所述数据总线预充电停用脉冲中。