基于2SD/VRC复合EHW的时序逻辑电路逆向设计方法

摘要

本发明公开的基于2SD/VRC复合EHW的时序逻辑电路逆向设计方法(2SD：输入序列分解和输出序列分解；VRC：虚拟重构电路；EHW：电路进化)，可仅由输入输出序列实现多输入输出或器件连接关系不明时序逻辑电路的逆向设计。在线录取电路工作时的输入输出波形，获取输入输出序列。依据电路功能及信号定义对输入、输出序列进行分解，获得多个输入输出子序列对；对每对子序列以虚拟重构的电路模型为基础进行电路进化，获得其子电路模型；最后以获取的所有子电路模型为基础，对时序逻辑电路的输入输出序列进行复合电路进化，获得其电路模型，采用人工干预方式根据模型得到电路原理图，实现时序逻辑电路原理的逆向设计。该方法有效解决了引进电子设备时序逻辑电路输入输出较多或未知电路结构或器件不明或器件连接关系时进行电路原理逆向设计的难题。

主权项

一种基于2SD/VRC复合EHW时序逻辑电路逆向设计方法方法，通过对时序逻辑电路输入输出信号录取、波形数据转换、输入输出序列分解(2SD)、电路模型虚拟重构(VRC)、子电路进化、时序逻辑电路复合进化获得时序逻辑电路的电路进化模型，通过对该模型的人工干预可以获得对应的电路原理图，实现时序逻辑电路的逆向设计。其特征在于：包括以下步骤：(1)首先对未知的时序逻辑电路输入输出信号在线录取，获得其输入输出波形，并将波形转换为二进制数据文件，形成输入序列和输出序列。(2)依据时序逻辑电路功能和电路引脚定义将输入序列和输出序列分解成多个子输入序列和子输出序列对，并运用压缩状态网络动态生成算法形成子序列对的状态转移表。(3)构建虚拟电路模型，以该模型为基础单元对多个子序列对进行电路进化，获得子序列对对应的子电路模型。(4)以获得子电路模型为基础单元，对输入序列和输出序列进行电路进化，得到时序逻辑电路的电路模型。(5)对获得的时序逻辑电路模型进行人工干预，得到时序逻辑电路逆向设计的电路原理图。