一种高集成度可编程分频器单元电路

摘要

本发明公开了一种高集成度可编程分频器单元电路，实现除2/除3的分频功能，属于集成电路设计领域。基于常规除2/除3分频单元的特殊结构，本发明分别将其中的第一锁存器（Latch1）和第一与门（AND1）进行集成，第二锁存器（Latch2）和第二与门（AND2）进行集成，第三锁存器（Latch3）和第三与门（AND3）进行集成。也就是，将原本独立的与门（AND）集成进其后级锁存器（Latch）中，形成一个新的集成与门的锁存器电路（AND_Latch），取代原来独立的与门（AND）和锁存器（Latch），从而提升了原除2/除3分频单元的集成度，降低了电路的功耗，提高了电路的速度，并使版图更紧凑。

主权项

1.  一种高集成度可编程分频器单元电路，实现除2/除3的分频功能，其特征在于，该分频器包括：第一集成与门的锁存器模块（AND_Latch 1），第二集成与门的锁存器模块（AND_Latch 2），第三集成与门的锁存器模块（AND_Latch 3），以及第四锁存器（Latch 4）；其中，所述的第一集成与门的锁存器模块（AND_Latch 1）的第一与门输入端A1接该分频器的输出端即输出信号（Fout），第一集成与门的锁存器模块（AND_Latch 1）的第二与门输入端B1接第二集成与门的锁存器模块（AND_Latch 2）的输出端，第一集成与门的锁存器模块（AND_Latch 1）的输出端Q接第四锁存器（Latch 4）的数据输入端（D）；第二集成与门的锁存器模块（AND_Latch 2）的第一与门输入端A2接第三集成与门的锁存器模块（AND_Latch 3）的输出端Q，第二集成与门的锁存器模块（AND_Latch 2）的第二与门输入端B2接分频比控制信号P[i]；第三集成与门的锁存器模块（AND_Latch 3）的第一与门输入端A3接第四锁存器（Latch 4）的输出端Q，第三集成与门的锁存器模块（AND_Latch 3）的第二与门输入端B3接使能输入信号Mode_in；第四锁存器（Latch 4）的输出端接输出信号（Fout）；该分频器的时钟输入端（Fin）分别接4个集成与门的锁存器模块的时钟端；使能输出信号（Mode_out）接第二集成与门的锁存器模块（AND_Latch 2）的第一与门输入端A2。