发明名称 运算处理装置
摘要 一种同步多线程(SMT)方式的运算处理装置,例如在并行执行2个线程(指令串)时,将指令控制装置的分支保留站的条目分成指令串(0)用的条目、指令串(1)用的条目来使用。通过切换选择电路来分别将指令串(0)的数据和指令串(1)的数据分配给条目。另外,当从分支保留站中释放条目时,用选择电路切换指令串而释放条目,以使得在1个指令串内的分支指令的释放有序。
申请公布号 CN101715576B 申请公布日期 2013.04.17
申请号 CN200780053366.3 申请日期 2007.06.19
申请人 富士通株式会社 发明人 砂山竜一
分类号 G06F9/38(2006.01)I 主分类号 G06F9/38(2006.01)I
代理机构 北京三友知识产权代理有限公司 11127 代理人 黄纶伟
主权项 一种运算处理装置,其能够执行单一线程或多个线程,其特征在于,该运算处理装置具有:指令解码部,其对所述单一线程或多个线程中包含的指令进行解码;指令执行部,其执行所述指令解码部所解码的指令所属的所述单一线程或多个线程;分支保留站单元,其具有多个将所述指令解码部所解码的指令中的分支指令分别保持的分支指令条目;延迟指令堆栈单元,其具有多个将所述指令解码部所解码的指令中的分支延迟指令分别与所述分支指令条目对应地进行保持的分支延迟指令条目;线程个数检测单元,其检测所述指令执行部正在执行的线程的个数即执行线程数;以及分支指令控制部,其根据检测出的所述执行线程数,将所述分支保留站单元具有的多个分支指令条目和所述延迟指令堆栈单元具有的多个分支延迟指令条目,以与所述指令执行部正在执行的各线程对应的方式进行分组,按照与各线程对应地进行了分组的每个分支指令条目组和每个分支延迟指令条目组无序地进行各个分支指令条目所保持的分支指令与各分支延迟指令条目所保持的分支延迟指令的处理,并且,进行与所选择的条目对应的分支指令条目组中包含的分支指令条目的释放或者与所选择的条目对应的分支延迟指令条目组中包含的分支延迟指令条目的释放,使得在与各个线程对应的所述分支指令条目组内和所述分支延迟指令条目组内的分支指令条目或者分支延迟指令条目的释放是有序的。
地址 日本神奈川县