发明名称 |
用于集成电路设备的异构物理介质附件电路系统 |
摘要 |
一种集成电路,包括物理介质接入或附件(“PMA”)电路系统,其包括两个不同种类型的用于串行数据5信号的收发机信道。一种收发机信道适配成收发相对低速的串行数据信号。另一种收发机信道适配成收发相对高速的串行数据信号。高速信道备选地10可用为锁相环(“PLL”)电路系统,用于提供时钟信号由其它高和/或低速信道使用。低速信道备选地可以从单独的低速PLL电路获取时钟信号。 |
申请公布号 |
CN103039004A |
申请公布日期 |
2013.04.10 |
申请号 |
CN201180025141.3 |
申请日期 |
2011.05.17 |
申请人 |
阿尔特拉公司 |
发明人 |
S·舒马拉耶夫;爱德温·耀·发·郭;苏立凯;区志鸿;陈智伟 |
分类号 |
H03K19/0175(2006.01)I;H04L25/02(2006.01)I;H03L7/08(2006.01)I |
主分类号 |
H03K19/0175(2006.01)I |
代理机构 |
北京市金杜律师事务所 11256 |
代理人 |
酆迅;张宁 |
主权项 |
一种集成电路上的物理介质附件(“PMA”)电路系统,包括:第一多个收发机信道(“低速信道”),每个收发机信道都被适配成收发具有第一相对低的串行数据比特速率的串行数据信号;第二多个收发机信道(“高速信道”),每个收发机信道都被适配成(1)收发可以具有比适配成收发的低速信道更高的串行数据比特速率的串行数据信号,或者(2)在接收的参考时钟信号上执行锁相环(“PLL”)操作以产生输出时钟信号;PLL电路系统,用于根据又一接收的参考时钟信号产生又一输出时钟信号;用于将所述高速信道之一所产生的所述输出时钟信号选择性地应用于所述高速信道中的另一个的电路系统;以及用于将所述又一输出时钟信号选择性地应用于所述低速信道之一的电路系统。 |
地址 |
美国加利福尼亚 |