基于FPGA的连续上传高速数据采集装置及方法

摘要

本发明涉及一种高速数据采集装置，具体地说是一种基于FPGA的连续上传高速数据采集装置及方法，其特征在于所述FPGA处理单元内设有用于接收数据采集单元所采集的信息的数据接收模块，与所述数据接收模块相连接的用于对数据进行累加处理的累加处理模块，与所述累加处理模块相连接的用于存储数据的双口RAM，累加处理模块由与数据接收模块相连接的通道选择I模块，第一累加处理模块、第二累加处理模块，以及输入端分别与第一累加处理模块、第二累加处理模块的输出端相连接的通道选择II模块组成，其中通道选择II模块的输出端与双口RAM相连接，本发明能够有效解决目前信号采集与数据上传之间的瓶颈问题。

主权项

一种基于FPGA的连续上传高速数据采集装置，包括用于采集模拟信号的数据采集单元，与所述数据采集单元的信号输出端相连接的，用于对数据进行处理的FPGA处理单元，与所述FPGA处理单元相连接的微处理器，以及与所述微处理器通过通信接口相连接的上位机，其特征在于所述FPGA处理单元内设有用于接收数据采集单元所采集的信息的数据接收模块，与所述数据接收模块相连接的用于对数据进行累加处理的累加处理模块，与所述累加处理模块相连接的用于存储数据的双口RAM，其中所述累加处理模块由与数据接收模块相连接的通道选择I模块，分别与通道选择I的输出端相连接的第一累加处理模块、第二累加处理模块，以及输入端分别与第一累加处理模块、第二累加处理模块的输出端相连接的通道选择II模块组成，其中通道选择II模块的输出端与双口RAM相连接。