面向多核程序确定性重演的内存竞争记录装置及其控制方法

摘要

面向多核程序确定性重演的内存竞争记录装置及其控制方法，涉及一种内存竞争记录装置，为了解决实现内存竞争记录的方法成本高的问题。它为基于Cache一致性协议的多核处理器系统，实现了多核程序运行时内存竞争的记录，所述记录的方法不直接记录内存竞争对应的依赖关系，而是记录用竞争发生时由竞争双方所在处理器核的当前指令表示的间接依赖关系，为每个线程记录一个由间接依赖关系构成的内存竞争日志；记录内存竞争的间接依赖关系，无需为每个内存块保存对应内存操作指令的指令计数值，而是为每条指令存储一个具有更小尺寸的段时戳。同时使用分段方法实现内存竞争日志的约减，大大降低了硬件资源消耗。它用于多核程序调试、入侵检测和容错。

主权项

面向多核程序确定性重演的内存竞争记录装置，它包括多个处理器核和共享L2数据Cache，所述多个处理器核与共享L2数据Cache通过互联网络进行数据交换，处理器核还包括内存竞争记录模块MRR、私有L1数据Cache、私有L1指令Cache、Cache一致性协议控制器和指令流水线；内存竞争记录模块MRR，用于检测内存竞争并记录；私有L1数据Cache，用于存放处理器核最近访问过的数据；私有L1指令Cache，用于存放处理器核最近访问过的指令；Cache一致性协议控制器，用于保证所有处理器核数据Cache中保留的共享数据的副本一致；指令流水线，用于在处理器核的各个寄存器同时工作时，控制寄存器处理数据的顺序；所述内存竞争记录模块包括64bits指令计数器、56bits段计数器、(处理器核数目‑1)*56bits段时戳向量SCV和控制逻辑模块；56bits段计数器，用于记录段时戳；64bits指令计数器，用于记录指令的数目；段时戳向量SCV，用于存放着其他处理器核对应的段时戳，所述段时戳的数量为(处理器核数目‑1)；所述私有L1数据Cache中的每个Cache块还包括一个字段：段时戳SC；所述段时戳SC，用于记录最新的内存竞争；控制逻辑模块，用于控制内存竞争记录模块检测内存竞争并记录的流程。