一种基于数字延迟锁相环的数字脉宽调制器

摘要

本发明公开了一种基于数字延迟锁相环的数字脉宽调制器，包括分频电路、DLL振荡环电路、清零信号产生电路和PWM输出逻辑电路，DLL振荡环利用输入高频时钟信号fs触发振荡环震荡输出2(m-n)路信号送入清零信号产生电路，清零信号产生电路结合输入的fs和mbits的占空比命令信号产生脉冲信号PWM_clr，在后级的PWM输出逻辑电路作用下产生PWM信号作为系统的输出。其中DLL振荡环电路利用可编程延迟单元对输入信号进行实时的追踪，达到在不同工艺角、不同工作环境下都能输出非常好的脉宽调制波形的效果，本发明在很大程度上减少了芯片所需的面积，节省了芯片开发的成本。

主权项

一种基于数字延迟锁相环的数字脉宽调制器，包括分频电路、DLL振荡环电路、清零信号产生电路和PWM输出逻辑电路，其特征是：分频电路包括计数器和比较器，计数器的时钟信号输入端与系统时钟相连、计数器的复位信号输入端与系统复位信号相连，计数器的输出与比较器的一个输入端连接，比较器的另一个输入端接地；清零信号产生电路包括比较器、选择器和一个二输入与门，比较器的一个输入端连接分频电路中计数器的输出，比较器的另一个输入端连接输入占空比命令信号的高位，选择器的控制信号输入端连接输入占空比命令信号的低位，系统时钟连接选择器的其中一个选择信号输入端，比较器及选择器的输出分别连接二输入与门的两个输入端；PWM输出逻辑电路包括一个D触发器和一个二输入与门，D触发器的时钟端连接分频电路中比较器的输出端，D触发器的复位端连接二输入与门的输出端，D触发器的D输入端连接电源VDD，二输入与门的两个输入端分别连接系统复位信号及清零信号产生电路中二输入与门的输出端，D触发器的输出端为PWM输出逻辑电路的输出，即是系统的可调脉宽波形输出；DLL振荡环电路包括控制电路、振荡电路和清零电路，其中：控制电路包括D触发器、误差处理电路、控制信号输出逻辑、比较器和计数器， D触发器的数据输入端口与系统时钟相连，D触发器的输出与误差处理电路的误差输入端相连，误差处理电路的使能端与比较器的输出以及计数器的使能端连接在一起，误差处理电路的两个命令信号输出与控制信号输出逻辑连接，计数器的时钟输入端与系统时钟相连，计数器的输出与比较器的一个输入端连接，比较器的另一个输入端连接二进制码“11111”；振荡电路由多级可编程延迟单元首尾相连组成，即前一级可编程延迟单元的输出连接后一级可编程延迟单元的输入，最后一级可编程延迟单元的输出连接控制电路中D触发器的时钟信号输入端口，其余各级可编程延迟单元的输出分别连接清零信号产生电路中选择器的各选择信号输入端，可编程延迟单元的级数确定规则是：假设输入占空比命令信号宽度为m，分频电路中计数器的位数为n， 那么可编程延迟单元的级数为2(m‑n) 并且与控制电路中控制信号输出逻辑的输出端数量一致并对应,各级可编程延迟单元内均设有延迟线电路、延迟信号选择器和D触发器，结构相同：延迟线电路的多路输出与延迟信号选择器的信号输入端口对应连接，延迟信号选择电路的控制信号输入端口与控制电路中控制信号输出逻辑的相应输出相连，延迟信号选择电路的输出与D触发器的时钟端口相连，除首级可编程延迟单元中的延迟线电路的输入与系统时钟相连外，以后各级可编程延迟单元中的延迟线电路的输入均与前一级可编程延迟单元中的D触发器的输出连接，各级可编程延迟单元中的D触发器的输出端即是本级可编程延迟单元的输出端；清零电路设有与振荡电路中可编程延迟单元个数相等的二输入或门，所有二输入或门 的一个输入端都连接系统复位信号，所有二输入或门的另外一个输入端分别对应连接振荡电路中各级可编程延迟单元的输出端，所有二输入或门的输出连接到对应的可编程延迟单元中D触发器的清零端。