基于万兆网卡的以太网包检验和FPGA硬件校验方法

摘要

本发明公开了基于万兆网卡的以太网包检验和FPGA硬件校验方法，该万兆网卡包括用于实现以太网协议数据传输的物理层协议的XAUI模块，用于实现以太网协议数据传输的数据链路层协议的10GEMAC模块，用于实现接口转换的接口时序转换逻辑模块，用于管理以太网数据包的AXI以太网模块，用于数据缓存的AXIDMA模块，用于实现路由控制的AXI互联网模块，用于实现对以太网数据包拆包组包过程的PCIeHardIp模块，用于实现以太网数据包的硬件校验总和校验逻辑的校验总和硬件逻辑模块。该硬件实现方法，可以实现以太网数据包的校验和的硬件计算且计算速度快、以及数据传输的稳定性和可靠性高的优点。

主权项

基于万兆网卡的以太网包检验和FPGA硬件校验方法，其特征在于，主要包括：XAUI模块：主要用于实现以太网协议数据传输的物理层协议，主要包括以太网协议物理层数据传送和接收所需的光电信号转换、数据的编码、串并转换和提供数据链路层的MAC子层的XGMII接口；10GE MAC模块：主要用于实现以太网协议数据传输的数据链路层协议，主要包括以太网数据链路层的MAC子层和LLC子层、上层协议的Avalon‑ST接口和低层协议的XGMII接口；以及，用于负责对数据包进行封装成以太网数据帧格式传输，即数据帧的构建和数据差错检验； 接口时序转换逻辑模块：主要用于通过FPGA硬件逻辑，实现Avalon‑ST接口到AXI ‑Stream接口（高级可扩展总线流接口）的转换；AXI Ethernet模块：主要用于管理以太网数据包，映射发送和接收的以太网数据包内容到AXI Ethernet模块内部独立的RAM块中，对接收和发送的以太网数据包内容作全双工checksum校验，以及提供AXI‑Stream接口数据帧的流控判断和寄存器端口的AXI‑Lite接口读写以及外部PHY芯片访问的独立管理接口；AXI DMA模块：能够与外部中断控制模块和外部DDR3通信，主要用于实现AXI Ethernet 模块内部独立RAM块中的数据和AXI interconnect模块中AXI‑Stream接口流数据的缓存FIFO中的数据；AXI interconnect模块：主要用于定义AXI‑Stream接口流数据的缓存FIFO，实现读写内存模块的路由包括作为master或slaver的MM2S Read接口和S2MM Write接口控制；PCIe Hard Ip模块：能够与外部CPU通信，作为PCIe的硬核模块，主要用于实现对以太网数据包的拆包组包过程；checksum硬件逻辑模块：用于实现以太网数据包的硬件checksum校验逻辑，主要是用于通过FPGA逻辑来实现对AXI‑Stream接口流数据进行解析，同时判断检验位对需要进行校验数据进行checksum检验，最后把校验的checksum值填入到以太网数据IP头部和以太网协议类型规定的数据包的头部格式相应位置。