基于FPGA实现的高速接口与低速接口转换电路及方法

摘要

一种基于FPGA实现的高速接口与低速接口转换电路及方法，该基于FPGA实现的高速接口与低速接口转换电路包括相互连接的：高速并行接口模块、高速写控制模块、高速读控制模块、第一数据缓存FIFO读写模块、第二数据缓存FIFO读写模块、低速读控制模块、低速写控制模块、并串转换模块、串并转换模块和低速串行接口模块。本发明的基于FPGA实现的高速接口与低速接口转换电路及方法，可以解决嵌入式系统中高速并行接口与低速串行接口之间数据率和接口协议不匹配问题，同时能够实现全双工通信，采用Xilinx Virtex-5系列FPGA实现时占用的逻辑资源少，易于系统集成。

主权项

一种基于FPGA实现的高速接口与低速接口转换电路，包括：一高速并行接口模块，其根据总线的特征定义一组协议无关的控制信号，实现可变长数据包传输和数据流控制；一高速写控制模块，其第一输入端与高速并行接口模块的第一输出端连接；一高速读控制模块，其第一输出端与高速并行接口模块的第二输入端连接；一第一数据缓存FIFO读写模块，其第一输入端与高速写控制模块的的第一输出端连接，该第一数据缓存FIFO读写模块的第一输出端与高速写控制模块的第二输入端连接，该第一数据缓存FIFO读写模块的第二输入端与高速并行接口模块的第二输出端连接；一第二数据缓存FIFO读写模块，其第一输出端与高速并行接口模块的第一输入端连接，该第二数据缓存FIFO读写模块的第一输入端与高速读控制模块的第二输出端连接，该第二数据缓存FIFO读写模块的第二输出端与高速读控制模块的第一输入端连接；一低速读控制模块，其第一输出端与第一数据缓存FIFO读写模块的第三输入端连接，该低速读控制模块的第一输入端与第一数据缓存FIFO读写模块的第二输出端连接；一低速写控制模块，其第一输出端与第二数据缓存FIFO读写模块的第三输入端连接，该低速写控制模块的第一输入端与第二数据缓存FIFO读写模块的第三输出端连接；一并串转换模块，其第一输入端与低速读控制模块的第二输出端连接，该并串转换模块的第二输入端与第一数据缓存FIFO读写模块的第三输出端连接；一串并转换模块，其第一输出端与第二数据缓存FIFO读写模块的第二输入端连接，该串并转换模块的第二输出端与低速写控制模块的第二输 入端连接；一低速串行接口模块，其输入端与并串转换模块的第一输出端连接，其输出端与串并转换模块的第一输入端连接。