非易失性半导体存储装置用的页缓冲电路及其控制方法

摘要

本发明涉及非易失性半导体存储装置用的页缓冲电路及其控制方法。页缓冲电路14连接非易失性存储器阵列10，在既定页单位的数据编程及读出存储单元阵列10时，将数据暂时地储存，该页缓冲电路14中对于多条位线，设有包含1个位线选择器14s、含2个锁存器L1、L2的页缓冲单元电路14u、及锁存器L3的至少1个锁存电路14v-1。位线选择器14s选择上述多条位线中的1条，连接至上述页缓冲单元电路14u，锁存器L1暂时地储存从被选择的位线的存储单元读出的数据，并通过锁存器L2或L3输出，另一方面，上述锁存器L1将通过锁存器L2或L3输入的编程数据暂时储存后，输出至被选择的位线的存储单元进行编程。

主权项

一种非易失性半导体存储装置用的页缓冲电路，连接非易失性存储器阵列，在既定页单位的数据编程及读出存储单元阵列时，将数据暂时地储存，其中上述页缓冲电路的特征包括：对于多条位线，设有至少1个锁存电路，该至少1个锁存电路包含1个位线选择器、含有第1及第2锁存器的1个页缓冲单元电路、及第3锁存器；上述位线选择器选择上述多条位线中的1条，连接至上述页缓冲单元电路；以及具备控制电路，进行控制使得上述第1锁存器暂时地储存从被选择的位线的存储单元读出的数据，并通过上述第2锁存器或上述第3锁存器输出，另一方面，上述第1锁存器将通过上述第2锁存器或上述第3锁存器输入的编程数据暂时储存后，输出至被选择的位线的存储单元进行编程。