基于钱搜索算法和福尼算法的并行电路及RS译码电路

摘要

本发明涉及译码技术领域，公开了一种基于钱搜索算法和福尼算法的并行电路及RS译码电路。本发明的并行电路利用偶数项电路模块与奇数项电路模块的相似性进行错误位置与错误值计算电路模块化，能够实现在一个时钟周期检测多个错误位置和多个错误值，可以简化电路结构，节省电路面积，加快实现速度，并且可移植性强，且基于该并行电路设计的RS译码电路能够满足高速并行处理数据的要求。

主权项

一种基于钱搜索算法和福尼算法的并行电路，其特征在于，所述并行电路用于计算RS译码过程中发生的错误位置与产生的错误值，包括：偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块、偶数项福尼电路模块、第一加法模块、第二加法模块、求倒数模块和乘法模块；其中，所述偶数项钱搜索电路模块用于并行计算错误位置多项式中的偶数项的和，所述奇数项钱搜索电路模块用于并行计算错误位置多项式中的奇数项的和，所述偶数项钱搜索电路模块和奇数项钱搜索电路模块的输出经过第一加法模块后在一个时钟周期内共计算得到p个错误位置；所述奇数项福尼电路模块用于并行计算错误值多项式中的奇数项的和，所述偶数项福尼电路模块用于并行计算错误值多项式中的偶数项的和，所述奇数项福尼电路模块和偶数项福尼电路模块经过第二加法模块和乘法模块后在一个所述时钟周期内共计算得到p个错误值；所述偶数项钱搜索电路模块的输出端连接到所述第一加法模块的输入端，所述奇数项钱搜索电路模块的输出端连接到所述第一加法模块和所述求倒数模块的输入端，所述求倒数模块的输出端连接到所述乘法模块的输入端，所述奇数项福尼电路模块和偶数项福尼电路模块的输出端连接到所述第二加法模块的输入端，所述第二加法模块的输出端连接到所述乘法模块的输入端，所述第一加法模块输出p个错误位置，所述乘法模块输出p个错误值，所述p个错误位置和p个错误值作为所述并行电路的输出数据，p为大于1的整数。