一种专用比较单元及LDPC码校验节点运算电路

摘要

本发明涉及一种专用比较单元，所述专用比较单元包括选通器和减法器，所述选通器包括多个输入端，所述输入端接收数据及所述数据的地址信号，所述输入端接收的数据为有序数对时，各有序数对中的较小数之间在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端。本发明LDPC码校验节点运算电路采用通用比较电路并联输入预比较的数据及该数据的地址，然后采用专用比较单元级联输出预比较的数据的最小值及该最小值的地址以及次小值。本发明LDPC码校验节点运算电路在保证了计算的正确性前提下，优化了电路结构、减少了硬件资源的使用、提高了时钟频率。

主权项

一种专用比较单元，其特征在于，所述专用比较单元包括选通器和减法器，所述选通器包括多个输入端，所述输入端接收数据及所述数据的地址信号，所述输入端接收的数据为有序数对时，各有序数对中的较小数之间在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，各有序数对中的较大值分别与其余有序数对的较小值在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，所述选通器的输出端在控制信号的作用下输出所述输入端中最小值数据、所述最小值数据的地址及次小值数据；所述输入端接收的数据为有序数对和一个无序数据时，各有序数对中的较小数之间在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，各有序数对中的较大值分别与其余有序数对的较小值在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，同时，所述无序数据要分别与各有序数对中的较大值和较小值在所述减法器中做减法运算的符号位作为所述选通器的控制信号输出到所述选通器的控制端，所述选通器的输出端在控制信号的作用下输出所述输入端信号中的最小值数据、所述最小值数据的地址及次小值数据。