低功耗WOLA滤波器组及其分析和综合阶段电路

摘要

本发明公开了一种低功耗WOLA滤波器组及其分析阶段和综合阶段的电路，适用于采用多通道信号处理技术的数字助听器。本发明采用以非连续地址读取数据进行“乘-累加”和“乘-加”运算、模寻址和改变初始读写地址代替数据移位操作、折叠结构的存储器、逻辑译码电路代替存储器“存储”数值固定的窗系数等方法，直接减少功耗开销较大的存储器读写操作的次数。同时，本发明采用双运算单元结合折叠结构的存储器，实现两路运算并行执行，进一步减少整个系统操作所需时钟周期数，从而可以方便采用降低系统时钟频率或者时钟门控技术来降低动态翻转功耗。

主权项

一种WOLA滤波器组的分析阶段电路，其特征在于，该分析阶段电路包括：输入缓冲模块、样本序列存储模块、分析窗系数获取模块、乘‑累加MAC运算模块、运算结果存储模块、FFT处理模块和分析电路控制模块，其中：输入缓冲模块，与数据来源端相连接，用于缓存输入的样本数据，当累积到预设数目的样本数据时，将该预设数目的样本数据读出并转存至样本序列存储模块；样本序列存储模块，与所述输入缓冲模块相连接，用于存储长度为LA的样本序列，该样本序列被分为r组，每组有K个数据，其中r＝LA/K；其中，r为大于等于1的整数，K为2的整数次幂；分析窗系数获取模块，用于获取对所述样本序列数据加权所需的窗系数，该窗系数也被分为r组，每组有K个窗系数；MAC运算模块，与所述样本序列存储模块和所述分析窗系数获取模块相连接，用于以所述窗系数中各组的第j个窗系数作为权重，对所述样本序列各组中对应的第j个数据进行加权并累加，其中j＝0，1，2，……K‑1，输出K个加权累加的结果至运算结果存储模块；运算结果存储模块，与所述MAC运算模块相连接，用于存储MAC运算模块的运算结果；FFT处理模块，与所述运算结果存储模块相连接，用于从所述运算结果存储模块获取加权累加结果的K点序列，并对所述K点序列进行离散傅里叶变换，输出所述离散傅里叶变换的结果Xk(m)。