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Nichtflüchtiges Speicherbauelement, das in einer Programmierbetriebsart und in einer Lesebetriebsart betreibbar ist, mit: – einer Speicherzellenmatrix (MCARR) mit mehreren nichtflüchtigen Speicherzellen, mehreren Wortleitungen (WL<n-1:0>) und mehreren Bitleitungen (BL<511:0>) und – einer internen Datenausgangsleitung (IDOUT0) zur Ausgabe von Daten, die von den Bitleitungen (BL<511:0>) der Speicherzellenmatrix gelesen werden, gekennzeichnet durch – einen zwischen eine Bitleitung der Speicherzellenmatrix (MCARR) und die interne Datenausgangsleitung (IDOUT0) eingeschleiften Seitenpuffer (NWBUF<7:0>) mit einem Abtastknoten (NSEN<7:0>), der selektiv mit der Bitleitung verbunden wird, einem Zwischenspeicherschaltkreis (810) mit einem Zwischenspeicherknoten (NLAT), der selektiv mit dem Abtastknoten (NSEN<7:0>) verbunden wird, einem Zwischenspeichereingangspfad, der eine logische Spannung des Zwischenspeicherknotens (NLAT) einstellt, und einem Zwischenspeicherausgangspfad, der von dem Zwischenspeichereingangspfad getrennt ist und eine logische Spannung auf der internen Datenausgangsleitung (IDOUT0) in Abhängigkeit von der logischen Spannung des Zwischenspeicherknotens (NLAT) einstellt.
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