一种本振时钟频率平移电路

摘要

一种本振时钟频率平移电路包括：运算电路，根据本振时钟频率fLO、本振倍频时钟的倍频比K以及本振时钟频率平移量Δf计算出两组N位基本分频比控制码A0、A1和两组M位基本分频比比例关系控制码B0、B1；该电路包括N位二选一多路选择器，选择所述的两组N位基本分频比控制码中的一组作为基本可编程分频器的分频比控制码；该电路包括M位二选一多路选择器，选择所述的两组M位基本分频比例关系控制码中的一组作为比例控制可编程分频器的分频比控制码；该电路包括基本可编程分频器对输入时钟CLK_IN进行分频，得到频率平移后的时钟CLK_OUT；该电路还包括比例控制可编程分频器对基本可编程分频器的输出时钟进行分频；以及D触发器，该D触发器的反向输出端连接到D输入端形成二分频电路，对比例控制可编程分频器的输出时钟进行二分频，得到N位二选一多路选择器和M位二选一多路选择器的选择控制信号。

主权项

一种本振时钟频率平移电路，包括：运算电路，根据本振时钟频率（fLO）、本振倍频时钟的倍频比（K）以及本振时钟频率平移量（Δf）计算出两组N位基本分频比控制码（A0、A1）和两组M位基本分频比比例关系控制码（B0、B1）；N位二选一多路选择器，选择所述的两组N位基本分频比控制码中的一组作为基本可编程分频器的分频比控制码；M位二选一多路选择器，选择所述的两组M位基本分频比比例关系控制码中的一组作为比例控制可编程分频器的分频比控制码；基本可编程分频器，其分频器控制码的宽度为N位，并根据所述的N位二选一多路选择器选择的分频比控制码对输入时钟（CLK_IN）进行分频，得到频率平移后的时钟（CLK_OUT）；比例控制可编程分频器，其分频比控制码的宽度为M位，并根据所述的M位二选一多路选择器选择的分频比控制码对基本可编程分频器的输出时钟进行分频；D触发器，该D触发器的反向输出端连接到D输入端形成二分频电路，对比例控制可编程分频器的输出时钟进行二分频，将二分频后的输出信号作为N位二选一多路选择器和M位二选一多路选择器的选择控制信号。