| 主权项 |
1.编码装置包括使输入信号变换为1位元编码信号之量化器,此量代器包括接受输入信号之输入端和供应1位元编码信号之输出端,又进一步包括将由量化器所引起之量化误差信号及馈至量化器输入端之误差反馈装置,此误差反馈装置包括一具有输入端和输出端,至少为第三级次滤波器,其特点为滤波器之转移函数由下式决定:Hn(Z)=1-(Z-b)n/(Z-a)n式中 ≧3系为滤波器之级次, 为大体等于1之常数, 为0<a<b之常数,其特点又为此装置包括限制装置,用以限制施加于滤波器输入端之量化误差信号。2.根据上述请求专利部份第1.项所述之编码装置,其特点为对于(n=3)之第三级次滤波器,常数 之値系在0.35≦a<b之时段内。3.根据上述请求专利部份第2.项所述之编码装置,其特点为常数 之値大体等于a=0.5。4.根据上述请求专利部份第1.项所述之编码装置,其特点为对于第四级次环路滤波器(n=4),常数 之値系在间隔0.6<a<b内。5.根据上述请求专利部份第4.项所述之编码装置,其特点为常数 之値大体等于a=0.66。6.根据上述请求专利部份前述各项中任一项所述之编码装置,其特点为输入信号系为分离时间振幅连续信号。7.根据上述请求专利部份第1.至5.项任一项中所述之编码装置,其特点为输入信号系为多位元数位信号。8.根据上述请求专利部份第6.或7.项所述之编码装置,其特点为此装置进一步包括:第一合计电路,其有接受输入信号之第一输入端,接受滤波器输出信号之第二输入端,及将此两信号之总和信号供应至量化器输入端之输出端,第二合计电路,具有接受量化器输出信号之第一输入端,接受第一合计电路输出信号之第二输入端,及将此两信号间之差供应至滤波器输入端之输出端,以及其特点为限制装置系配置于包括第一合计电路,第二合计电路和滤波器在内之第一环路中之第一合计电路输出端与滤波器输入端之间。9.根据上述请求专利部份第8.项中所述之编码装置,当其附属于第6.项时,其特点为:在包括第一合计电路,第二合计电路和滤波器之第一环路中,第一延迟装置系配置于第一合计电路输出端与第二合计电路之第一输入端之间,使第一合计电路之输出信号延迟量化器之一定时周期,在包括第一合计电路,量化器和滤波器之第二环路中,第二延迟装置系配置于第一合计电路输出端与第二合计电路之第二输入端之间,此第二延迟装置之延迟与第一延迟装置者相同,第一合计电路具有接受经延迟一定时周期之第一合计电路输出信号之第三输入端。第一合计电路具有接受经延迟一定时周期之量化器输出信号之第四输入端,以及滤波器转移函数由ZH(Z)-1决定之。10.根据上述请求专利部份第9.项中所述之编码装置,其特点为在第一环路中,第一延迟装置包括使第一合计电路输出信号在第一合计电路输出端与量化器输入端之间延迟半个定时周基之第三延迟装置,及使合计电路输出信号在量化器输入端与第二合计电路第一输入端之间延迟半个定时周基之第四延迟装置,在第二环路中,第二延迟装置包括第一延迟装置,使量化器输出信号在量化器输出端与第二合计电路第二输入端之间延迟半定时周期,以及在第三延迟装置输出端与第一合计电路第三输入端之间配置有第六延迟装置,使第三延迟装置之输出信号延迟半定时周期。11.根据上述请求专利部份第10.项中所述之编码装置,其特点为此装置系转换电容器所装置,在此装置中,包括第一合计电路,第三延迟装置和第六延迟装置之环路,构成一转换电容器积分器,在第一合计电路之第一输入端,第二输入端和第四输入端上之信号,在定时周期之上半期中受到采样,两积分器之输出信号在定时周期之下半期内被施加于积分器输出端上。量化器之输出信号在定时周期之下半期内供应至量化器输出端上,第四延迟装置包括第一开关,用以在第一定时周期内将积分器之输出连接至第一一一一一之第一输入端上,第五延迟装置包括第二开关,用以在第一定时周基内将量化器输出连接至滤波器之第二输入端上,以及滤波器系为一转换电容器滤波器,包括一输入级,此输入级处理滤波器第一输入端和第二输入端上各信号之总和。12.根据上述请求专利部份第7.项中所述之编码装置,其特点为此装置包括:第一合计电路,具有接受n位元信号之n位元第一输入端,接受滤波器m位元输出信号之K+1位元总和信号之K+1位元输出端,将总和信号最高效位元供应至量化器输入端之装置,将K最低效位元供应至滤波器K+1位元输入端之装置,以及将总和信号1最高效位元供应至具有1位元输出端之逻辑电路之1位元输入端上,将1位元输入信号之1位元差异信号和以1位元表示之量化器输出信号,供应至滤波器之K+1输入端。13.类比数位变换器之特点为此变换器包括一如请求专利部份第1.至8.和8.至11.项中任一项所述之编码装置。14.数位类比变换器之特点为此变换器包括一如请求专利部份第1.至5.和7.至12.项中任一项所述之编码装置。 |
