| 主权项 |
1﹒一种电气可擦拭、电气可规划程式之唯读记忆元,其形成在一具有第一导电型式半导体层之表面,该记忆元包含:一与形成在该表面之第一导电型式相反之第二导电型式之透纳二极体掺杂区域一形成在该表面之第二导电型式之第一高度掺杂区域;一形成在该表面之第二导电型式之第二高度掺杂区域,一第一导电型式之感测电晶体将该第一为度掺杂区域与第二高度掺杂区域分开,至少该第一与第二高度掺杂区域之一者系与该透纳二极体区域分开一薄透纳绝缘体,其形成在该表面且授于该透纳二极体掺杂区域之上,一闸极绝缘体其形成在该表面且覆于该感测电晶体通道区域之上;一导电浮动闸极,其只有形成在该透纳绝缘体层与间极绝缘体层上之部分并具有横向边缘;一导电控制闸极,其以绝缘方式安置动闸极之上以便与浮动闸极以电容方式耦合,该控制闸极之横向边缘与相对应之该浮动闸极之横向边缘完全重叠。2﹒如申请专利范围第1项之记忆元,其中该浮动闸极系又型之形状并包含由主体连接之第一与第二间隔分开之指状物,该第一指状物保形成在该透纳绝缘体层且第二指状物保形成在该闸极绝缘体层之上。3﹒如申请专利范围第2项之记忆元,其中该主体之表面面积系相当地大于该第一与第二指状物之表面面积以提供增加之与该控制闸极之电容耦合面积。4﹒如申请专利范围第1项之记忆元,其中该控制闸极包含一导电之聚矽层其其有一与该浮动闸极横向边缘完全重叠之横向边缘。5﹒一种非堆叠式记忆元,其形成在一第一导电型式半导体层之表面,该记忆元包含:一透纳二极体区域,其形成在与该第一导电型式相反之第二导电型式之该表面一薄绝缘体透纳效应窗口,其形成于邻近该透约二极体区域之一部分;一浮动闸极导体,其具有一以绝缘方式形成于邻近该透纳效应窗口之部分并具七周边边缘;一控制闸极导体,其以绝缘方式邻近该浮动闸极导体以使得施加至该控制闸极导体之预定程式规划电压系以电容方式耦合至该浮动闸极导体,该控制闸极与体具有周边边缘其以绝缘方式与该浮动闸极导体之周边边缘完全重叠;电路,其电耦合至该控制闸极导体用以将该程式规划电压施加至该控制闸极导体以使得浮动闸极导体经由该透纳效应窗口以电于透纳效应方式予以充电;电路,其电耦合至该浮动闸极用以藉由检测在该浮动闸极导体上由该等电子所感应电荷之方式读取该记忆元。6﹒如申请专利范围第5项之非堆叠式记忆元,其中用以读取之该电路包含:一感测场效电晶体,其具有形成在该第二导电型式之该表面之第一及第二源极/汲极且域且该第一及第二源极/吸极区域系由一通道区域予以分开,该浮动闸极之一第二部分系以绝缘方式安置于邻近该通道互域之一部分以便控制该通道区域之导电性。7﹒一种非堆叠式记忆元之阵列,其以行及列之方式形成并以相对于该等行一角度之方式且在一第一导电型式之半导层之之表面处安置,该阵列包含:一用于每一对形成各该行之该等记忆元之第一选择电晶体源极/汲极区域,其形成在与该第一导电型式相反之第二导电型式之该表面;一用于每一对形成各该行之该等记忆元之第一感测电晶体源极/汲极区域,其形成在该第二导电型式之该表面;一用于每一形成各该对之记忆元之第二选拨电晶体源极/汲极区域,其形成在该第二导电型式之该表面且藉由一选择电晶体之通道而与该第一选择电晶体源极/汲极区域分开;一用于每一形成各该对之记忆元之第二感测电晶体源极/汲极区域,其形成在该第二导电型式之该表面且藉由一感测电晶体之通道而与该第一感测电晶体源极汲极区域分开;一用于每一记忆元之透纳二极体区域,其形成在该第二导电型式之该表面;一用于每一记忆元之薄绝缘体透纳效应窗口,其安置于邻近至少该透妠二极体区域之一部分;一用于每一列之闸极导体,其以绝缘方式与形成该列之各该记忆元之选择电晶体通道重叠;一用于每一记忆元之浮动闸极其,具有一上表面与一下表面,该上表面与下表面藉由一侧壁沿该浮动闸极之周边而彼此分开,该浮动闸极之第一部分下表面系安置于邻近该薄绝绿体透纳效应窗口,该浮动闸极之第二部分下表面系以绝缘方式安置于邻质该感测电晶体通道区域;以及一用于每一列之伸长上控制闸极导体,其具有一上表面与一下表面,该上表面与下表面藉由一侧壁沿该控制闸极之周边而彼此分开,该控制闸极导体下表面之第一部分系以绝缘方式安置于邻近该形成该列之浮动闸极导体之上表面,该控制闸极导体下表面之第二部分系以绝缘方式安置于邻近该形成该列之浮动闸极导体之侧壁,该控制闸极导体之侧壁系以绝缘方式安置于邻近该半导体层表面之部分。8﹒如申请专利范围第7项之阵列,其进一步包含多数个第一导电控制线,一该第一控制线与各该行结合用以电耦合各该形成该行之第一,感测电晶体源极/汲极区域。9﹒如申请专利范围第8项之阵列,其进一步包含多数个第二导电控制线,一该第二控制线与各该行结合用以电耦合各该形成该行之第一选择电晶体源极/汲极区域。10﹒如申请专利范围第7至9项之阵列,其中该伸长之控制闸极导体之侧壁之部分系以绝缘方式安置于邻近该列中该等记忆元之感测电晶体通通之个别部分。图示简单说明图1系一简图其显示一汽车其具有多数个依本专利说明书描述之制程所制造之微控制器其用以控制汽车点火、运转仪表、并执行其他功能;图2系一简化之电路图其显示一微控制器连接至各种仪表与其他周边驱动元件图3系一依据本专利说明书描述之制程所制造之微控制器之实体晶片布局;图3a系一显示于图3中晶片之简略电路方块图,其显示系统架构;图4系一并入显示于图3中之微控制器之EEPROM记忆体矩阵之简略之功能方块图;图5系一与微控制器晶片制程结合之高阶制程流程图,该制程在图6a至氧中较详细说明;图6a-6g系一微控制晶片不同部分之高度放大之简略剖视图其显示数个不相同半导体装置之同时制造中之连续阶段,以彼此紧密结合方式显示该等装置之目的仅为说明在该等装置上积体式制程之效果;图6g一1系一显示于图6a-g中垂直式DMOS电晶体之较详细剖视图;图6h一l系一显示于图6g-1中垂直式DMOS心电晶体之平视图;图6g-1实质上系沿着图6h-l之线g-1-g-1所绘制;图7a-7b与7d-7g系利用本专利说明书所描述之积体式制程制造-p通通、低电压、反向闸控式场致电晶体诸步骤之高度放大简略剖视图;图7h系一显示于图7g中电晶体之简略平视图,图八实质上系沿着图7h之线7g-7g所绘制;图8b一8g系依据本专利说明书所描述之积体式制程制造一低电压、反向闸控式n通道场效电晶体连续阶段之高度放大简略剖视图;图8h系一显示于8g中电晶体之简略平视图,图8g实质上系沿着图8h之线8g-8g所绘制;图9a一9b与9d一9g系依据本专利说明书所描述之积体式制程制造一高压、反向闸控式p通道场致电晶体连续阶段之高度放大简略剖视图;图9h系一显示于图9g中电晶体之简略平视图,因如实实上系沿着图9h之线9g-9g所绘制;图10b-l0g系依据本专利说明书所描述之积体式制程制造一高压、反向闸控式n通道场效电晶体连续阶段之高度放大简略剖视图;图10h系一显示于图l0g中电晶体之简略平视图,图10g质实上系沿着图lOh之线10g一10g所绘制;图1la一llg系依据本专利说明书所描述之积体式制程制造一横向扩散式MOS(LDMOS)n通道电晶体连线阶段之高度放大简略剖视图;图llh系一显示于图llg中LDMOS电晶体之简略平视图;图llg实质上系沿着图Ilh之线11g一11g所绘制;图l2a一l2b,l2d及l2f一12g系依据本专利说明书所描述之积体式制程制造一垂直式npn双极性电晶体连线阶段之高度放大简略剖视图;图 l2h系一显示于图12g中垂直式npn双极性电晶体之简略平视图,图12g贸实上系沿着图12h之线12g-12g所绘制;图l3a与l3c-g系制造一具有减少闸极氧化物应力之反向闸控式延伸汲极n通通场效电晶体连续阶段之高度放大简略剖视图;I13h系一显示于图13g:中电晶体之简略平视图,图13g实质上系沿着图l3h之线13g-13g所绘制;图14g系依据本专利说明书所描述之积体式制程制造之具有减少闸极氧化物应力之反向闸控式n通道延伸汲极场效电晶体之高度放大简略剖视图;图14h系一显示于图14g中场效电晶体之简略平视图,图14g实质上系沿着图14h之线14g-14g所绘制:图15g系依据本专利说明书所描述之积体式制程制造之具有减少闸极氧化物应体之高度放大简略剖视图;图15h系一显示于图l5x中场效电晶体之简略平视图,显示于图15g中之剖视图实质上系沿着图l5h之线15g-15g所绘制;图16g系依据本专利说明书所描述之积体式制程制造之反向闸控、垂直式n通道场效电晶体之高度放大简略剖视图;图l6h系一显示于图16g中垂直式场效电晶体之简略平视图,显示于图16g中之剖视图实质上系沿着图16h之线16g-16g所绘制;图17系一依据"堆叠蚀刻"制程所制造之变平面聚合物EEPROM元之简略电路图图18系一依据"非堆叠蚀刻"制程所制造之变平而聚合物EEPROM元之简略电路图;图19系一与显示于图17中电路图一致A依据"堆叠蚀刻"制程制造之整平而EEPROM元之高度放大简略平视图;图19g系一实质上沿图19之线l9g-19g所绘制之正而剖视图,其说明制造"堆叠蚀刻"双平而聚合物EEPROM元之可能缺点;图20系一与显示于图18中电路图一致且依据“非堆叠蚀刻"制程制造之变平面聚合物EEPROM元之高度放大简略平视图;图2Og系一显示于图20中"非堆叠蚀刻"元之高度放大简略剖视图,图20g实质上系沿图20之线20g-20g所绘制;图20h系一类似显示于图18图与20g中元之非堆叠记忆元阵列一部分之平视图;图"21a一b,2ld与21f-g系依据本专利说明书所描述之积体式制程制造之埋入式集极、垂直式npn双极性电晶体连续阶段之高度放大简略剖视图;图21h系一显示于图2lg中埋入式集极、垂直式npn电晶体之简略平视图,图21g实质上系沿图21h之线21g-2lg所绘制;图22系一依据本专利说明书所描述之积体式制程制造之垂直式DMOS电晶体之高度放大简略剖视图,其说明利用一沟槽与一埋入层连接;图23系一用于隔离目的之聚矽填充沟槽之高度放大简略剖视图;图24系一用于装置隔离目的之另一聚矽填充沟槽之高度放大简略剖视图;以及图25a-25g系制造槽隔离式场效电晶体以及具有初期源极/汲极处理之横向与垂直式DMOS功率电晶体连续阶段之高度放大简略剖视图。 |
