| 主权项 |
1.一种半导体记忆装置之测试电路,其具有复数用以输出一记忆单元阵列资料之资料线,一切换单元用以依序选择该资料,一输出感测放大器与该被选择的资料线连接,以及一比较器用以在一预定数目单元中比较该输出感测放大器的输出,该测试电路包括:一资料线选择单元,用以藉由一预定周期之内部讯号选择该资料线;其中该输出感测放大器依据该资料线选择单元之该依序运作而改变。2.如申请专利范围第1项之电路,其中该切换装置包括一移位暂存器用以回应一内部时脉号产生依序的内部讯号。3.一种半导体记忆装置之测试电路,其具有复数用以输出一记忆单元阵列资料之资料线,一切换单元用以依序选择该资料,一输出感测放大器与该被选择的资料线连接,以及一比较器用以在一预定数目单元中比较该输出感测放大器的输出:如果即使该输出中的一个系位于不同与其它输出的逻辑状态,则该比较器输出一第一逻辑,而于该输出相同时输出一第二逻辑。4.如申请专利范围第3项之电路,其中该第一与第二逻辑分别为〝低〞与〝高〞状态。图示简单说明:图一系具有次字元线驱动器的半导体记忆装置的资料输出路径。图二系习知技术之测试过程的方块图。图三系图二之时序图。图四系本发明高速测试过程用之半导体记忆装置之资料输出路径。图五系图四之切换电路之电路图。图六系图四之整体控制电路之电路图。图七系图四之输出感测放大器之电路图。图八系系图四之比较器之电路图。图九系图四之时序图。 |
