| 主权项 |
1.一种电晶体,包括:半导体基板;源极区域与汲极区域,位于该半导体基板上;通道区域,形成于该源极区域与汲极区域之间;浮动闸极电极,系大致形成于该通道区域上方,该浮动闸极电极具有端表面(end surface);以及控制闸极电极,系设置于该半导体基板上以致于覆盖该浮动闸极电极,该控制闸极电极具有与浮动闸极电极之端表面齐平之端表面。2.如申请专利范围第1项之电晶体,其中该控制闸极电极之部分系位于用以形成选择闸极之通道区域之上,该选择闸极系位于该控制闸极电极之端表面之对面。3.如申请专利范围第2项之电晶体,进一步包括隔离部(spaxer),用以覆盖控制闸极电极与浮动闸极电极之端表面,该隔离部系形成于绝缘体薄膜上。4.如申请专利范围第3项之电晶体,进一步包括闸极绝缘薄膜,用以将该浮动闸极电极从该半导体基板电气隔离。5.如申请专利范围第4项之电晶体,进一步包括隧道绝缘体薄膜,用以将该控制闸极电极从该浮动闸极电极电氧隔离。6.如申请专利范围第5项之电晶体,其中该闸极绝缘体薄膜与隧道绝缘体薄膜各有形成与控制闸极电极之端表面齐平之端表面,而其中该隔离部系覆盖闸极绝缘体薄膜、浮动闸极电极、隧道绝缘体薄膜以及控制闸极电极之端表面。7.如申请专利范围第1项之电晶体,其中该控制闸极电极与浮动闸极电极之端表面系沿半导体基板之厚度方向设置。8.如申请专利范围第1项之电晶体,更进一步包括连接于源极区域之源极电极,该源极电极系以隔离部从该控制闸极电极与浮动闸极电极隔离。9.一种非挥发性半导体记忆体,具有如申请专利范围第1项之电晶体记忆单元。10.一种电晶体,包括:半导体基板;源极区域与汲极区域,位于该半导体基板上;通道区域,形成于该源极区域与汲极区域之间;浮动闸极电极,系形成于该通道区域上方,该浮动闸极电极具有端表面;控制闸极电极,系设置于该半导体基板上以致于覆盖该浮动闸极电极,该控制闸极电极具有端表面;内部隔离部,用以覆盖控制闸极电极之端表面,该内部隔离部系由隔离薄膜所构成并具有外部表面;以及外部隔离部,用以覆盖浮动闸极电极之端表面与该内部隔离部之外部表面。11.如申请专利范围第10项之电晶体,其中该控制闸极电极之部分系位于用以形成选择闸极之通道区域之上,该选择闸极系位于该控制闸极电极之端表面之对面。12.如申请专利范围第11项之电晶体,进一步包括闸极绝缘体薄膜,用以将该浮动闸极电极从该半导体基板电气绝缘。13.如申请专利范围第12项之电晶体,进一步包括隧道绝缘体薄膜,用以将该控制闸极电极从该浮动闸极电极电气绝缘。14.如申请专利范围第13项之电晶体,其中该闸极绝缘体薄膜具有形成与该浮动闸极电极之端表面齐平之端表面,该闸极绝缘体薄膜与控制闸极电极之端表面系以外部隔离部覆盖。15.如申请专利范围第14项之电晶体,其中该隧道绝缘体薄膜具有形成与该控制闸极电极之端表面齐平之端表面,该隧道绝缘体薄膜与控制闸极电极之端表面系以内部隔离部覆盖。16.如申请专利范围第10项之电晶体,进一步包括连接于源极区域之源极电极,该源极电极系以外部隔离部从该浮动闸极电极绝缘。17.一种非挥发性半导体记忆体,具有如申请专利范围第10项之电晶体之记忆单元。18.一种制造半导体基板上之电晶体之方法,该方法包括之步骤为:于半导体基板上形成第一导体薄膜;于该第一导体薄膜上形成第二导体薄膜;于该第二导体薄膜上形成具有电绝缘性质之第三薄膜;使用蚀刻遮罩以非同向性(anisotropic)蚀刻将图样式刻(patterning)于该第三薄膜上;以及使用该第三薄膜为蚀刻遮罩以非同向性蚀刻将图样式刻于该第一与第二导体薄膜上,以从该第二导体薄膜形成控制闸极电极及从该第一导体薄膜形成浮动闸极电极。19.如申请专利范围第18项之方法,进一步包括在该第一导体薄膜形成步骤之前于该半导体基板上形成闸极绝缘体薄膜之步骤。20.如申请专利范围第19项之方法,进一步包括在该第二导体薄膜形成之前于第一导体薄膜上形成隧道绝缘体薄膜之步骤。21.如申请专利范围第18项之方法,其中经由使用该第三薄膜而制成接触孔,以作为形成控制闸极电极与浮动闸极电极之蚀刻遮罩。22.如申请专利范围第21项之方法,进一步包括在形成控制闸极电极与浮动闸极电极之后以隔离部覆盖控制闸极电极与浮动闸极电极之步骤。23.如申请专利范围第22项之方法,进一步包括在形成隔离部之后于半导体基板上形成源极区域与汲极区域之步骤,然后形成源极区域与汲极区域以分别连接该源极区域与汲极区域。24.一种制造半导体基板上之电晶体之方法,该方法包括之步骤为:于半导体基板上形成第一导体薄膜;于该第一导体薄膜上形成第二导体薄膜;于该第二导体薄膜上形成具有电绝缘性质之第三薄膜;使用蚀刻遮罩以非同向性蚀刻将图样式刻于该第三薄膜上;使用该第二的薄膜为蚀刻遮罩以非同向性蚀刻将图样式对第二导体薄膜进行蚀刻;在该蚀刻之第二导体薄膜之端表面上形成由隔离薄膜所构成之内部隔离部;以及使用该第三薄膜与内部隔离部为蚀刻遮罩以非同向性蚀刻将图样式刻于该第一与第二导体薄膜上,以从该第二导体薄膜形成控制闸极电极及从该第一导体薄膜形成浮动闸极电极。25.如申请专利范围第24项之方法,进一步包括在该第一导体薄膜形成步骤之前于该半导体基板上形成闸极绝缘体薄膜之步骤。26.如申请专利范围第25项之方法,进一步包括在该第二导体薄膜形成之前于第一导体薄膜上形成隧道绝缘体薄膜之步骤。27.如申请专利范围第24项之方法,进一步包括在形成控制闸极电极与浮动闸极电极之后以外部隔离部覆盖控制闸极电极与浮动闸极电极及内部隔离部之步骤。28.如申请专利范围第27项之方法,进一步包括在形成外部隔离部之后于半导体基板上形成源极区域与汲极区域之步骤,然后形成源极区域与汲极区域以分别连接该源极区域与汲极区域。图示简单说明:第一图系根据本发明之第一实施例之快闪EEPROM之记忆体单元阵列的部分横截面视图;第二(a)至二(d)、三(a)至三(c)、四(a)至四(c)以及五(a)至五(c)图系解释第一图之记忆单元阵列之制造步骤的图示横截面视图。第六图系根据本发明之第二实施例之记忆单元阵列的横截面视图;第七(a)至七(c)图系解释第六图之记忆单元阵列之制造步骤的图示横截面视图;第八图系根据本发明之另一实施例之记忆单元阵列的横截面视图;第九图系根据本发明之又一实施例之记忆单元阵列的横截面视图;第十图系传统之记忆单元阵列的横截面视图;第十一图系显示先前技术与第一及第二实施例之方块电路图示;第十二图系先前技术与第一及第二实施例之操作横式解释图示;第十三图系显示另一传统记忆单元阵列的横截面视图;第十四图系第十三图之记忆单元阵列之方块电路图示;以及第十五图系先前技术与其他实施例之操作模式解释图示。 |
