| 主权项 |
1.一种半导体装置,其特征为一个半导体晶片具有:第1电路领域,电连接于上述电路领域的多数第1端子电极,与第1电路领域呈电绝缘分离的第2电路领域,电连接于第2电路领域的多数第2端子电极,及使上述多数第1端子电极及多数第2端子电极之间呈电气分离,并于上述第1端子电极与第2端子电极之间传送信号的传送装置。2.如申请专利范围第1项之半导体装置,其中上述多数第1端子电极与多数第2端子电极之间之距离,至少设定为以上述绝缘分离领域之耐电压以下之电压不引起绝缘破坏之値。3.如申请专利范围第1项之半导体装置,其中上述多数第1端子电极系沿上述半导体晶片之一边配列,上述多数第2端子电极系沿上述半导体晶片之上述一边之对向另一边配列。4.如申请专利范围第1项之半导体装置,其中上述传送装置内藏有以形成于上述半导体晶片之半导体领域之绝缘分离沟作为介电体之电容器。5.如申请专利范围第1项之半导体装置,其中上述传送装置内藏有以半导体晶片上之层间绝缘膜作为介电体之平板形电容器。6.如申请专利范围第1项之半导体装置,其中上述端子电极之接合用开口部与半导体晶片之终端部间之最小距离,系至少设定为以上述绝缘分离之而电压以下之电压不引起绝缘破坏之値。7.如申请专利范围第1项之半导体装置,其中连接上述端子电极之接合导线与半导体晶片之终端部间之最小距离,至少设定为以上述绝缘分离领域之耐压以下之电压不引起绝缘破坏之値。8.如申请专利范围第1项之半导体装置,其中上述第1电路领域之占有面积与第2电路领域之占有面积不同时,将占有面积小之电路领域之而电压能力设为较高。9.如申请专利范围第8项之半导体装置,其中将电路领域以绝缘分离沟作绝缘分离,将占有面积小之电路领域作绝缘分离之绝缘分离沟之数目设为较多,以提升耐电压能力。10.如申请专利范围第1项之半导体装置,其中上述第1电路领域之占有面积与第2电路领域之占有面积不同时,在占有面积大之电路领域内部藉由绝缘分离装置设定不与任何领域作电连接的领域。11.如申请专利范围第1项之半导体装置,其中上述第1电路领域之占有面积与第2电路领域之占有面积不同时,在占有面积小之电路领域外部藉由绝缘分离装置新设与占有面积小之电路领域电连接之领域。12.如申请专利范围第1项之半导体装置,其中上述第1电路领域之占有面积与第2电路领域之占有面积不同时,在占有面积大之电路领域内部藉由绝缘分离装置设定不与任何领域作电连接的领域,而且,在占有面积小之电路领域外部藉由绝缘分离装置新设与占有面积小之电路领域电连接之领域。13.如申请专利范围第1项之半导体装置,其中上述第1电路领域之占有面积与第2电路领域之占有面积不同时,在上述半导体装置外部,在电路领域与电路领域以外之间连接容量。14.如申请专利范围第1项之半导体装置,其中在传送装置之附近之电源与接地间连接容量。15.如申请专利范围第14项之半导体装置,其中上述容量之占有面积,设定为各电路领域之面积成为相等之値。16.如申请专利范围第1项之半导体装置,其中在上述半导体晶片外部另具有位于上述多数第1端子电极侧之多数第1引线,及位于上述多数第2端子电极侧之多数第2引线;上述多数第1端子电极电连接上述多数第1引线,上述多数第2端子电极电连接上述多数第2引线。17.如申请专利范围第16项之半导体装置,其中上述多数第1引线与多数第2引线之间之距离,系设定为至少在上述绝缘分离领域之耐压以下之电压不致引起绝缘破坏之値。18.如申请专利范围第16项之半导体装置,其中电连接于半导体装置之支持基板的支持焊垫与上述多数引线间之距离,系设定为至少在上述绝缘分离领域之耐压以下之电压不致引起绝缘破坏之値。19.如申请专利范围第16项之半导体装置,其中上述多数第1引线系沿半导体晶片之一边配列,上述多数第2引线系沿上述半导体晶片之上述一边之对向另一边配列。20.如申请专利范围第16项之半导体装置,其中上述多数引线,系从半导体晶片之周边部向外侧延伸。21.如申请专利范围第16项之半导体装置,其中上述多数引线,系从半导体晶片之周边部向外侧,相对于上述一边及另一边向垂直方向延伸。22.如申请专利范围第16项之半导体装置,其中上述多数引线包含未与上述多数端子电极连接者。23.一种数据机电路,系连接于通信回线与终端装置之间,在上述通信回线与终端装置之间进行传送信号之调变/解调,藉申请专利范围1-22项中任一项之半导体装置将上述通信图线与终端装置之间作绝缘分离者。24.一种内藏有数据机电路之终端装置,该数据机电路,系连接于通信回线与内部电路之间,在上述通信回线与内部电路之间进行传送信号之调变/解调,藉申请专利范围1-22项中任一项之半导体装置将上述通信回线与内部电路之间作绝缘分离者。25.一种隔离器阵列,系藉申请专利范围第1-22项中任一项之半导体装置集积多数传送装置,在上述第1端子电极与其他端子电极之间实现绝缘分离及信号传送者。图式简单说明:第一图:本发明之半导体装置之一实施例之模式图。第二图:本发明之半导体装置之一实施例之略断面图。第三图:本发明之半导体装置内藏之隔离器之一实施例。第四图:本发明之半导体装置内藏之隔离器之另一实施例。第五图:隔离器使用之电容器形成之一实施例。第六图:隔离器使用之电容器形成之另一实施例。第七图:本发明之半导体装置之另一实施例之模式图。第八图:本发明之半导体装置之一实施例之略断面图。第九图:本发明之半导体装置之另一实施例之模式图。第十图:本发明之半导体装置之一实施例之略断面图。第十一图:本发明之半导体装置内藏之隔离器之另一实施例。第十二图:本发明之半导体装置之一实施例之实装形态之斜视图。第十三图:本发明之半导体装置之封装组合之一实施例。第十四图:本发明之半导体装置之封装组合之另一实施例。第十五图:本发明之半导体装置之封装组合之另一实施例。第十六图:本发明之引线框形状之一实施例。第十七图:本发明之半导体装置应用于数据机AFE之一实施例。第十八图:本发明之半导体装置应用于隔离器阵列之一实施例。第十九图:本发明之半导体装置应用于之另一实施例。 |
