半导体积体电路

摘要

本发明之目的在于提供一种半导体积体电路装置，其系于同一配线电极层之形成光罩上，岛状之配线电极图案与线状之配线电极图案不混在一起，而可形成于相位移位之雷本森(__________)装置不造成矛盾的相位图案装置。在本发明中，系对于以线上之最小尺寸a的间隔所配置之不同相位配线电极2、3、4，在此配线电极图案2、3所挟住的部分，不配置同一配线电极层所形成的岛状图案，而使上层之插件电极5与下层之插件电极l不介由配线电极而直接连接，以形成插件电极7。藉此，雷本森配置成为可能，并可提高图案密度，故能实现高积体的半导体积体电路装置。

主权项

1.一种半导体积体电路装置,系由如下所构成:第1绝缘膜、贯通第1绝缘膜之第1导电体、于第1绝缘膜上使用相位移相光罩而以同一步骤形成图案之第1配线电极以及第2配线电极、第1配线电极以及第2配线电极上之第2绝缘膜、贯通第2绝缘膜之第2导电体;其特征在于:第1导电体系至少电气连接于第1配线电极或第2配线电极、与位于比第1绝缘膜更下层之电路元件或电路配线;第2导电体系电气连接于第1配线电极或第2配线电极、与位于比第2绝缘膜更上层之电路元件或电路配线;在邻接之第1配线电极与第2配线电极之间,以相对于至少一者之配线电极侧而比第1配线电极与第2配线电极之最小间隔还短的间隔,设置第1导电体与第2导电体互相直接接触而成之导电体。2.根据申请专利范围第1项之半导体积体电路装置,其中邻接之第1配线电极与第2配线电极系以互相逆相位之光罩图案来形成图案,且,第1导电体与第2导电体互相直接接触而成之导电体,系电气连接于位于比第1绝缘膜更下层之电路元件或电路配线、与、位于比第2绝缘膜更上层之电路元件或电路配线。3.根据申请专利范围第2项之半导体积体电路装置,其中邻接之第1配线电极与第2配线电极,系电气连接于动态型RAM之数据对线。4.根据申请专利范围第1项之半导体积体电路装置,其中,邻接之第1配线电极与第2配线电极系以互相同相位之光罩图案来形成图案,且,第1导电体与第2导电体互相直接接触而成之导电体所接触的一端,系第1绝缘膜下之电场效果电晶体的汲极扩散层,另一端系第2绝缘膜上之汲极配线电极;邻接之第1配线电极与第2配线电极的一者,系电场效果电晶体之源极配线电极,另一者系邻接于电场效果电晶体之另一电场效果电晶体的配线电极。5.根据申请专利范围第1项之半导体积体电路装置,其中,贯通一形成第1导电体之第1绝缘膜的开口部,系比贯通一形成第2导电体之绝缘膜的开口部还大。6.根据申请专利范围第5项之半导体积体电路装置,其中,邻接之第1配线电极与第2配线电极系以互相逆相位之光罩图案来形成图案,且,第1导电体与第2导电体互相直接连接而成之导电体,系电气连接于一位于比第1绝缘膜还下层之电路元件或电路配线、与、位于比第2绝缘膜更上层之电路元件或电路配线。7.根据申请专利范围第6项之半导体积体电路装置,其中,邻接之第1配线电极与第2配线电极系电气连接于动态型RAM之数据对线。8.根据申请专利范围第5项之半导体积体电路装置,其中,邻接之第1配线电极与第2配线电极系以互相同相位之光罩图案来形成图案,且,第1导电体与第2导电体互相直接连接而成之导电体所连接的一端,系第1绝缘膜下之电场效果电晶体的汲极扩散层,另一端为第2绝缘膜上之汲极配线电极,邻接之第1配线电极与第2配线电极之一者系电场效果电晶体的源极配线电极,另一者系邻接于电场效果电晶体之另一电场效果电晶体的配线电极。9.根据申请专利范围第1项之半导体积体电路装置,其中,贯通一形成第1导电体及第2导电体之第1及第2绝缘膜的开口部,系以使其上部变宽之方式形成堆拔状。10.根据申请专利范围第9项之半导体积体电路装置,其中,邻接之第1配线电极与第2配线电极系以互相逆相位之光罩图案来形成图案;第1导电体与第2导电体乃互相直接连接而成之导电体,系电气连接于一位于比第1绝缘膜还下层之电路元件或电路配线、与、位于比第2绝缘膜还上层之电路元件或电路配线。11.根据申请专利范围第10项之半导体积体电路装置,其中,邻接之第1配线电极与第2配线电极系电气连接于动态型RAM之数据对线。12.根据申请专利范围第9项之半导体积体电路装置,其中,邻接之第1配线电极与第2配线电极系以互相同相位之光罩图案来形成图案,且,第1导电体与第2导电体互相直接连接而成之导电体所连接的一端,系第1绝缘膜下之电场效果电晶体的汲极扩散层,另一端系第2绝缘膜上之汲极配线电极;邻接之第1配线电极与第2配线电极的一者系电场效果电晶体的源极配线电极,另一者系邻接于电场效果电晶体之另一电场效果电晶体的配线电极。图式简单说明:第一图系表示本发明之半导体积体电路装置的第1实施例,其平面图。第二图系沿着第一图所示之Y-Y'线的部分断面图。第三图系习知半导体积体电路装置之平面图。第四图系沿着第三图所示之Y-Y'线的部分断面图。第五图系用以实现第二图所示之本发明半导体积体电路装置的第1实施例构造,依步骤顺序表示其制造步骤之断面图。第六图系第五图所示之下一制造步骤的断面图。第七图系第六图所示之下一制造步骤的断面图。第八图系第七图所示之下一制造步骤的断面图。第九图系第八图所示之下一制造步骤的断面图。第十图系第九图所示之下一制造步骤的断面图。第十一图系第十图所示之下一制造步骤的断面图。第十二图系就第十图所示之构造,第1层之电极配线层很厚时之制造步骤的断面图。第十三图系第十二图所示之下一步骤的断面图。第十四图系在本发明半导体积体电路装置之第1实施例中,其变形例的平面图。第十五图系沿第十四图所示之Y-Y'线的部分断面图。第十六图系本发明半导体积体电路装置之第2实施例的平面图。第十七图系在本发明半导体积体电路装置之第2实施例中,其变形例之平面图。第十八图系沿着第十六图所示之Y-Y'线的部分断面图。第十九图系本发明半导体积体电路装置之第3实施例的平面图。第二十图系沿着第十九图所示之Y-Y'线的部分断面图。第二十一图系本发明半导体积体电路装置之第4实施例的平面图。第二十二图系沿着第二十一图所示之X-Y线的部分断面图。第二十三图系本发明半导体积体电路装置之第5实施例的平面图。第二十四图系在本发明半导体积体电路装置之第5实施例中,其变形例的平面图。第二十五图系本发明半导体积体电路装置之第5实施例中,其另一变形例的平面图。第二十六图系本发明半导体积体电路装置之第6实施例的断面图。第二十七图系第二十六图所示之第6实施例的平面图。第二十八图系第二十七图所示之半导体积体电路装置的等价电路图。第二十九图系第十六图所示之第2实施例,其变形例之平面图。第三十图系第十七图所示之第2实施例,其变形例之平面图。