| 主权项 |
1.一种同时制造具有边墙擦洗电极之可微缩化分闸式快闪记忆元件和周边互补金氧半元件的方法,该方法至少包含:备妥一个具适当隔离区之半导体基板;形成一个由第一热二氧化矽层、第一复晶矽层、第一介电层和第一罩幕氮化矽层所组成的复层结构;利用第一罩幕光阻微影蚀刻该复层结构,选择性地蚀刻所述之第一罩幕氮化矽层、该第一介电层和该第一复晶矽层,其中该微影蚀刻是用来定义一个虚拟闸长度,而该虚拟闸长度包括两个分闸式快闪记忆元件之漂浮闸长度和一个共同源扩散宽度;氧化该微影蚀刻后之复层结构,在该第一复晶矽的蚀刻边墙成长第一热复晶矽氧化层,并在微影蚀刻后之复层结构外的半导体表面成长稍厚第二热二氧化矽层,其中该第一热复晶矽氧化层是作为该第一复晶矽所储存的电荷擦洗至控制闸间的穿透氧化层,该稍厚第二热二氧化矽层是作为该分闸式快闪记忆元件之控制闸及该周边互补式金氧半元件的闸介电层;跨过该稍厚第二热二氧化矽层布植掺杂质至该半导体基板,以调整该互补式金氧化半元件及该分闸式快闪记忆元件之控制闸元件的临界电压和抵穿电压,其中两种不同形态的通道需用第二和第三罩幕光阻;堆积第一良好覆盖性复晶矽层,接着非等向地蚀刻该第一良好覆盖性复晶矽层,在该氧化后复层结构的边墙形成第一复晶矽垫层,其中该第一复晶矽垫层的宽度主要由该第一良好覆盖性复晶矽层的厚度来控制;利用高温磷酸去除该第一罩幕氮化矽层;堆积第二良好覆盖性复晶矽层,接着堆积第二罩幕氮化矽层,并跨过该第二罩幕氮化矽层布植磷杂质入该第二良好覆盖性复晶矽层,布植剂量约1015至51015/cm3之间;利用第四罩幕光阻,乾式蚀刻该第二罩幕氮化矽层及该第二良好覆盖性复晶矽层,以定义该周边互补式金氧半元件的第一复晶矽闸,同时在该第一复晶矽垫层的两侧形成第二复晶矽垫层;利用第五罩幕光阻,跨过该第二热二氧化矽层,自动对准地布植硼杂质入n井中的该半导体表面,以形成P通道金氧半元件的低浓度源和泄扩散区,其中布値剂量约1013至1014/cm2之间;在乾氧或水气的环境下,氧化该第二复晶矽垫层和该周边互补式金氧半元件之该第一复晶矽闸的边墙,成长第二热复晶矽氧化层,其厚度约200至300埃之间;利用非严谨调整的第六罩幕光阻,自动对准蚀刻该第一介电层和该第一复晶矽层,以形成该分闸式快闪记忆元件的共同源扩散之窗口;利用第七罩幕光阻,跨过该第二热二氧化矽层和该第一热二氧化矽层,自动对准地布植磷杂质入P井内之该半导体表面,形成n通道金氧半元件之低浓度源和泄扩散区和该分闸式快闪记忆元件的低浓度泄/源扩散区,其中布植剂量约1013至1014/cm2之间;利用乾式蚀刻去除该周边互补式金氧半元件上之该第二罩幕氮化矽层,接着氧化该周边互补式金氧半元件之该第一复晶矽闸及该分闸式快闪记忆元件之该第一复晶矽之边墙,成长第三热复晶矽氧化层;堆积第一良好覆盖性氮化矽层,接着非等向地蚀刻该第一良好覆盖性氮化矽层,在该分闸式快闪记忆元件及该周边互补式金氧半元件的两侧形成第一氮化矽垫层;利用第八罩幕光阻,跨过该第二热二氧化矽层,布植硼杂质入该n井内的半导体表面,形成该P通道金氧半元件的高浓度源和泄扩散区,布植剂量约1015至51015之间;利用非严谨对准之第九罩幕光阻及缓冲氢氟酸溶液,去除隔离的氧化物层和该分闸式快闪记忆元件之该低浓度源扩散区上该第一热二氧化矽层,以形成共同埋层源扩散的窗口,接着氧化暴露的半导体表面,成长第三热二氧化矽层,厚度约100埃左右;利用第十罩幕光阻,跨过该第二和第三热二氧化矽层,自动对准地布植砷杂质至该P井内之半导体表面,形成该n通道金氧半元件的高浓度源和泄扩散区及该分闸式快闪记忆元件的高浓度泄扩散区和高浓度共同埋层源扩散区;执行热退火,将布植的杂质活性化,并消除布植所产生的瑕疵;利用稀释氢氟酸或缓冲氢氟酸或非等向乾式蚀刻,去除所有元件之高浓度源和泄扩散区上该第二和第三热二氧化矽层及该周边互补式金氧半元件之该第一复晶矽闸上的该第三热复晶矽氧化矽层及该快闪记忆元件之该第一和第二复晶矽垫层上之该第二热复晶矽氧化矽层;溅镀钛金属膜于所有结构的表面,接着在氮气的环境下退火,在所有暴露的单晶矽和复晶矽上形成矽化钛层,并在所有的结构上形成氮化钛层;利用第十一罩幕光阻微影蚀影金属层间之连线的接触区,将不必要的该氮化钛层用氨水:双氧水:水(1:1:5)溶液洗掉,并将该第十一罩幕光阻去除,接着在氢气的环境下退火,以降低该矽化钛层和该氮化钛层的电阻;利用低温化学气相沈积法,堆积一厚介电层,并利用化学-机械磨平法将整个结构加予平坦化,其中该厚介电层可以是化学气相沈积的二氧化矽层或硼磷二氧化矽玻璃;利用第十二罩幕光阻微影蚀刻该厚介电层,以形成接触洞,接着将洞口的玻璃流动并圆形化;堆积一层悉知作为障碍金属的氮化钛膜,接着堆积一层悉知作为洞栓的钨膜,然后利用化学-机械磨平法将整个结构的表面平坦化,去除该厚介电层上该氮化钛膜及该钨膜;堆积M1金属层,接着利用第十三罩幕光阻微影蚀刻该M1金属层,形成M1金属连线;堆积该M1金属间的介电层,化学-机械磨平,利用第十四罩幕光阻挖连线洞,堆积障碍金属和钨栓,化学-机械磨平,堆积M2金属层,利用第十五罩幕光阻微影蚀刻M2金属层,完成M2金属连线;重覆前项之制程步骤,形成Mn金属线,其中Mn金属层可以是铝或铝合金或铜,金属间的介电层可以是化学气相沈积的二氧化矽或低介电常数的介电材料,该钛金属可以利用其他折光金属取代,如钽或钴或钼,钨栓亦可以用铝栓取代;堆积一厚保护介电层,接着利用第十六罩幕光阻微影蚀刻该厚保护介电层,以露出焊线垫,其中该厚保护介电层可以是磷掺杂二氧化矽玻璃或与氮化矽组合的复层。2.如申请专利范围第1项所述之方法,其中上述之半导体基板是具有深离子布植之n井和P井的P型半导体,而该分闸式快闪记忆元件是制造在该P井上。3.如申请专利范围第1项所述之方法,其中上述之第一热二氧化矽层是作为热电子的穿透氧化矽层,其厚度约85至110埃之间。4.如申请专利范围第1项所述之方法,其中上述之第一热复晶矽氧化层是作为漂浮闸上之储存电荷擦洗至控制闸的穿透氧化层,其厚度约120至220埃之间。5.如申请专利范围第1项所述之方法,其中上述之第一复晶矽层是作为该分闸式快闪记忆元件的漂浮闸,而该第一复晶矽层之边墙是作为擦洗电极,其厚度约300至600埃之间且自然磷掺杂约1018至51019/cm3之间的浓度。6.如申请专利范围第1项所述之方法,其中上述之第二热二氧化矽层是作为该分闸式快闪记忆元件的控制闸元件和该周边互补式金氧半元件的闸介电层,其厚度约200至400埃之间。7.如申请专利范围第1项所述之方法,其中上述之第一良好覆盖性复晶矽层是自然掺杂磷,其浓度约1018至51019/cm3之间,而厚度约300至1500埃之间。8.如申请专利范围第1项所述之方法,其中上述之第二良好覆盖性复晶矽层是自然掺杂磷,其浓度约1018至51019/cm3之间,而厚度约500至2000埃之间。9.如申请专利范围第1项所述之方法,其中上述之第一复晶矽垫层加该第二复晶矽垫层构成控制闸元件的闸长度,该第二复晶矽垫层构成漂浮闸元件的闸长度,而该分闸式快闪记忆元件之整个通道长度主要由所堆积之该第一和第二良好覆盖性复晶矽层的厚度来控制。10.如申请专利范围第1项所述之方法,其中上述之第一介电层是氧化矽-氮化矽-氧化矽(ONO)复合层或复晶矽氧化层,其等效二氧化矽的厚度约150至220埃之间。11.如申请专利范围第1项所述之方法,其中上述之第一氮化矽垫层是经由非等向蚀刻该第一良好覆性氮化矽层得到,而该第一良好覆盖性氮化矽层的厚度约500至1000埃之间。12.如申请专利范围第1项所述之方法,其中上述之第一罩幕氮化矽层的厚度约1000至2000埃之间,而该第一罩幕二氧化矽层的厚度约500至1000埃之间。13.如申请专利范围第1项所述之方法,其中上述之第三复晶矽氧化层成长于该第一复晶矽闸和第一复晶矽层之边墙约100至150埃之厚度。14.如申请专利范围第1项所述之方法,其中上述之具有边墙擦洗电极之可微缩化分闸式快闪记忆元件是制造在深离子布植的P井中,但通道宽度的隔离可以是任何可能之隔离技术的任何结构。15.如申请专利范围第1项所述之方法,其中上述之具有边墙擦洗电极之可微缩化分闸式快闪记忆元件是P通道元件,并制造在n型基板内之深离子布植的n井中。16.一种供具有可调变耦合比和配备双边擦洗电极的非挥发性半导体记忆元件列阵之通道宽度的浅凹槽隔离制造方法,该方法至少包含:备妥一个半导体基板:形成一个由第一热二氧化矽层、第一复晶矽层和第三罩幕氮化矽层所组成的复层结构;利用第十七罩幕光阻微影蚀刻该复层结构,以定义非挥发性半导体记忆元件列阵之通道宽度,并选择性蚀刻该第三罩幕氮化矽层、该第一复晶矽层、该第一热二氧化矽层及该半导体基板的深度约1000至3000埃之间;氧化该第一复晶矽被蚀刻的边墙和该半导体基板被蚀刻的表面,成长第六复晶矽氧化层和第四热二氧化矽层,厚度约50至200埃之间;利用高密度电浆化学气相沈积法(HDPCVD),堆积一厚二氧化矽层,添满该氧化复层结构之浅凹槽;利用化学-机械磨平法,将存留于该第三罩幕氮化矽之上的该多余二氧化矽层去除,使该复层结构平坦化;利用高热磷酸去除该第三罩幕氮化矽层;及堆积第三良好覆盖性复晶矽层,接着非等向蚀刻该第三良好覆盖性复晶矽层,在该平坦化二氧化矽层的边墙形成第三复晶矽垫层。17.如申请专利范围第16所述之方法,其中上述之第三罩幕氮化矽的厚度可以用来调整该第三复晶矽垫层的高度,进而决定该非挥发性半导体记忆元件之漂浮闸的耦合比。18.如申请专利范围第16项所述之方法,其中上述之第三良好覆盖性复晶矽层是自然掺杂磷,其浓度约1018至51019/cm3之间,而厚度约300至500埃之间。19.如申请专利范围第16项所述之方法,进一步方法包括形成第一介电层,如ONO层或复晶矽氧化层,接着制造任何可能的该非挥发性半导体记忆元件结构于该浅凹槽隔离的结构。20.如申请专利范围第16项所述之方法,进一步方法包括形成第一介电层,接着堆积第一罩幕氮化矽层,以形成如专利申请范围第1项所述之复层结构,并在该复层结构上同时制造该具有一个边墙擦洗电极之可微缩化快闪记忆元件列阵和该周边互补式金氧半元件。21.如申请专利范围第16项所述之方法,进一步方法包括选择性蚀刻该平坦化二氧化矽层约100至200埃之间,形成突出的第三复晶矽垫层,以作为配备双擦洗的电极,接着形成一个稍薄的该第一介电层和堆积该第一罩幕氮化矽层,以形成如专利申请第1项所述之复层结构,并在该复层结构上同时制造具有一个边墙擦洗电极之可微缩化分闸式快闪记忆元件列阵和该互补式金氧半元件,以形成具有三边擦洗电极的可微缩化分闸式快闪记忆元件列阵及系统。22.如申请专利范围第21项所述之方法,其中上述之稍薄的第一介电层是一个ONO复合层或一个热复晶矽氧化层,其等效二氧化矽层的厚度约100至150埃之间。23.一种供具有高耦合比和配备双边擦洗电极的非挥发性半导体记忆元件列阵之通道宽度的修正型局部氧化矽隔离制造方法,该方法至少包含:备妥一半导体基板;形成一个由第一热二氧化矽层、第一复晶矽层、第一介电层、第四罩幕氮化矽层和第一罩幕二氧化矽层所组成的复层氧化罩结构;利用第十八罩幕光阻微影蚀刻该复层氧化罩结构,选择性地蚀刻该第一罩幕二氧化矽层和该第四罩幕氮化矽层;堆积第二良好覆盖性氮化矽层,接着非等向蚀刻该第二良好覆盖性氮化矽层,微影蚀刻该复层氧化罩结构的边墙形成第二氮化矽垫层;自动对准地蚀刻所述之具第二氮化矽垫层的复层氧化罩结构,去除该第一介电层和该第一复晶矽层,其中该第一复晶矽层是作为场氧化时之应力释放的缓冲层和作为非挥发性半导体记忆元件的漂浮闸;氧化蚀刻后的该复层氧化罩结构,在该第一复晶矽的边墙成长第七热复晶矽氧化矽层,其中该第七热复晶矽氧化矽层是作为配备双边擦洗电极的穿透二氧化矽层;堆积第三良好覆盖性氮化矽层,接着非等向蚀刻该第三良好覆盖性氮化矽层,在该氧化后复层氧化罩结构的边墙形成第三氮化矽垫层,其中该第二氮化矽垫层是将已氧化过之该第一复晶矽层延伸部份的边墙盖住,以避免场氧化时之再氧化,进而降低鸟嘴延伸入或场掺杂质侵入该非挥发性半导体记忆元件的主动区;自动对准地布植掺杂质至已设计为场氧化隔离区的半导体区,以形成通道禁通带;执行传统已知之场氧化步骤,以形成场氧化物隔离的结构,其中场氧化是在氧和水气的环境下完成;及利用热磷酸溶液,将存留的该第四罩幕氮化矽层和该第二及第三氮化矽垫层去除,接着堆积第一罩幕氮化矽层,以形成如专利申请范围第1项所述之复层结构,其中该第四罩幕氮化矽层上的该第一罩幕二氧化矽层将自动剥除。24.如申请专利范围第23项所述之方法,其中上述之第二氮化矽垫层是用来定义该第一复晶矽层的延伸长度和进一步决定该非挥发性半导体记忆元件之漂浮闸的耦合比,而该第一复晶矽层的延伸长度形成所述之配备双边擦洗电极的尖端电极。25.如申请专利范围第23项所示之方法,其中上述之第七热复晶矽氧化层成长于该第一复晶矽层的该延伸长度的该尖端电极约120至200埃之间的厚度,是用作为该配备双边擦洗电极的穿透氧化层。26.如申请专利范围第23项所示之方法,其中上述之第一介电层是一ONO复合层,其等效二氧化矽的厚度约150至220埃之间。27.如申请专利范围第23项所示之方法,其中上述之第一复晶矽层的厚度约300埃至600埃之间,自然掺杂磷杂质,而杂质的浓度约1018至51019/cm3之间。28.如申请专利范围第23项所示之方法,其中上述之第一热二氧化矽层的厚度约85至110埃之间,是作为半导体基板区所产生之热电子的穿透氧化层。29.如申请专利范围第23项所示之方法,进一步方法包括如专利申请范围第1项所述之方法,将具有一个边墙擦洗电极的可微缩化分闸式快闪记忆元件列阵和周边互补式金氧半元件整合制造,以形成具有三边擦洗电极的可微缩化分闸式快闪记忆元件列阵和系统。30.如申请专利范围第23项所示之方法,进一步方法包括将任何元件结构所组成的非挥发性半导体记忆元件制造在所述之具双边擦洗电极的所述之修正型局部氧化矽隔离的结构,以形成非挥发性半导体记忆元件列阵和系统。图式简单说明:第一图揭示传统叠堆闸式快闪记忆元件之部份剖面结构;第二图揭示传统分闸式快闪记忆元件之部份剖面结构;第三图至第十五图揭示本发明之具有一个边墙擦洗电极的可微缩分闸式快闪记忆元件和周边互补式金氧半(CMOS)元件之结构及制程的剖面图;第十六图至第十九图揭示本发明之具有双边擦洗电极和可调变耦合比的浅凹槽隔离技术之结构和制程的剖面图;第二十图至第二十二图揭示本发明之具有双边擦洗电极和高耦合比的修改型局部氧化矽隔离技术之结构和制程的剖面图。 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