| 发明名称 | 半导体器件及其制造方法 | ||
| 摘要 | 本发明涉及半导体器件及其制造方法。所述半导体器件包括：在半导体衬底上形成的被图案化的叠层结构，所述叠层结构从下至上依次包括含硅半导体层、栅极电介质层和栅极层；在所述含硅半导体层的两侧选择性外延生长的被掺杂的外延半导体层，其中，所述外延半导体层形成抬高的源漏延伸区，并且所述含硅半导体层用作沟道区。根据本发明，能够有利地使得源漏延伸区的结深浅(或厚度小)且掺杂浓度高。并且，当半导体器件为PMOS晶体管且含硅半导体层为SiGe层时，能够有利地提高载流子迁移率。 | ||
| 申请公布号 | CN102891178A | 申请公布日期 | 2013.01.23 |
| 申请号 | CN201110201414.7 | 申请日期 | 2011.07.19 |
| 申请人 | 中芯国际集成电路制造（北京）有限公司 | 发明人 | 三重野文健 |
| 分类号 | H01L29/78(2006.01)I;H01L29/06(2006.01)I;H01L29/08(2006.01)I;H01L21/336(2006.01)I | 主分类号 | H01L29/78(2006.01)I |
| 代理机构 | 中国国际贸易促进委员会专利商标事务所 11038 | 代理人 | 罗银燕 |
| 主权项 | 一种半导体器件，其特征在于，所述半导体器件包括：在半导体衬底上形成的被图案化的叠层结构，所述叠层结构从下至上依次包括含硅半导体层、栅极电介质层和栅极层；在所述含硅半导体层的两侧选择性外延生长的被掺杂的外延半导体层，其中，所述外延半导体层形成抬高的源漏延伸区，并且所述含硅半导体层用作沟道区。 | ||
| 地址 | 100176 北京市大兴区经济技术开发区文昌大道18号 | ||