一种基于FPGA的SDLC协议总线通讯测试装置

摘要

本实用新型公开了一种基于FPGA的SDLC协议总线通讯测试装置，其特点是该测试装置由FPGA测试模块、差分驱动器、差分接收器、连接器、计算机、晶体振荡器和存储器组成，计算机将测试数据输入FPGA测试模块后组成SDLC序列输入差分驱动器，差分驱动器转化为差分信号后输入连接器，连接器将自检和被测产品的测试信号输入差分接收器，差分接收器转化为逻辑信号后输入FPGA测试模块进行SDLC协议解码，由计算机计算被测产品的误码率和延迟时间。本实用新型与现有技术相比具有测试效率高，操作方便，便于系统集成化，可根据要求自行更改设计内容，满足专用场合的测试。

主权项

一种基于FPGA的SDLC协议总线通讯测试装置，其特征在于该测试装置由FPGA测试模块（1）、差分驱动器（2）、差分接收器（3）、连接器（4）、计算机（5）、晶体振荡器（6）和存储器（7）组成，计算机（5）、晶体振荡器（6）和存储器（7）分别接入FPGA测试模块（1），FPGA测试模块（1）输出与差分驱动器（2）输入连接，差分驱动器（2）输出与连接器（4）一输入端连接，连接器（4）一输出端与差分接收器（3）输入连接，差分接收器（3）输出与FPGA测试模块（1）输入连接，连接器（4）另一输出端与连接器（4）另一输入端设有自检支路（9）连接；计算机（5）向FPGA测试模块（1）发送测试数据，FPGA测试模块（1）将输入数据组成同步数据链路控制序列后输入差分驱动器（2），差分驱动器（2）将序列信号转为差分信号后接入连接器（4），连接器（4）将差分信号输出的同时通过自检支路（9）与被测产品的自检信号和测试信号一起接入连接器（4）后输入差分接收器（3），差分接收器（3）将差分信号转为逻辑信号后接入FPGA测试模块（1）进行协议解码，解码后的数据输入计算机（5），由计算机（5）通过比对发送数据、自检数据和测试数据计算被测产品的误码率和延迟时间；所述晶体振荡器（6）为FPGA测试模块（1）提供时钟源，存储器（7）为FPGA测试模块（1）提供加载程序。