一种速率匹配中并行打孔的电路及方法

摘要

本发明公开了一种速率匹配中并行打孔的电路及方法，能够降低打孔处理延时，满足LTE系统需要。该电路包括三个选择器阵列和三个寄存器组，其中，第一选择器阵列用于去掉输入数据中的null比特，并将剩余数据输出给第一寄存器组；第二选择器阵列用于拼合第一寄存器组和第三寄存器组，并将拼合后的数据输出给第二寄存器组，拼合时，先选择第三寄存器组中的有效数据，再选择第一寄存器组中的数据；第二寄存器组满时其中的数据即输出到外部，作为打孔处理的结果；其中，第三选择器阵列用于，在第二选择器阵列拼合第一寄存器组和第三寄存器组时，如果第一选择器组中的有效数据有剩余，则将该剩余有效数据输出给第三寄存器组。

主权项

一种速率匹配中并行打孔的电路，其特征在于包括：三个选择器阵列，即第一选择器阵列、第二选择器阵列和第三选择器阵列；三个寄存器组，即第一寄存器组、第二寄存器组和第三寄存器组；其中，输入数据连接到所述第一选择器阵列的数据输入端，所述第一选择器阵列的输出寄存到所述第一寄存器组中，所述第一寄存器组同时连接到所述第二选择器阵列和所述第三选择器阵列的数据输入端，所述第三选择器阵列的输出寄存到所述第三寄存器组中，所述第三寄存器组和所述第二寄存器组同时连接到所述第二选择器阵列的数据输入端，所述第二选择器阵列的输出寄存到所述第二寄存器组中，所述第二寄存器组的数据作为输出数据。