发明名称 |
基于宏指令队列的CPU访存序列仿真模型 |
摘要 |
一种基于宏指令队列的CPU访存序列仿真模型,包括:指令缓冲模块,其包括与CPU内部的Cache不命中请求悬挂缓冲个数数量相同的指令缓冲,发出的指令利用冗余域携带有所在指令缓冲的缓冲号,以便根据响应原样返回的该指令缓冲号进行正确性检查;二级Cache和淘汰缓冲模块,用于模拟二级Cache和淘汰缓冲的操作,并对二次请求和响应的合法性进行检查;二次请求处理模块,用于模拟对二次请求的处理功能,接收二次请求,并返回相应类型的应答;流控模块,用于模拟一次请求队列和响应队列的流控功能;指令调度模块,用于从多个指令缓冲中调度一个指令执行;指令译码模块,用于执行指令缓冲指令格式到CPU和一致性协议硬件之间的逻辑接口的格式包的转换。 |
申请公布号 |
CN102880770A |
申请公布日期 |
2013.01.16 |
申请号 |
CN201210420775.5 |
申请日期 |
2012.10.29 |
申请人 |
无锡江南计算技术研究所 |
发明人 |
任秀江;卢宏生;郑卫华;张清波;王梦嘉;陈彦庭;施晶晶 |
分类号 |
G06F17/50(2006.01)I |
主分类号 |
G06F17/50(2006.01)I |
代理机构 |
北京众合诚成知识产权代理有限公司 11246 |
代理人 |
龚燮英 |
主权项 |
一种基于宏指令队列的CPU访存序列仿真模型,其特征在于包括:指令缓冲模块,其包括与CPU内部的Cache不命中请求悬挂缓冲个数数量相同的多个指令缓冲,发出的指令利用冗余域携带有所在指令缓冲的缓冲号,以便根据响应原样返回的该指令缓冲号进行正确性检查;二级Cache和淘汰缓冲模块,用于模拟二级Cache和淘汰缓冲的操作,并对二次请求和响应的合法性进行检查;二次请求处理模块,用于模拟对二次请求的处理功能,接收二次请求,并返回相应类型的应答;流控模块,用于模拟一次请求队列和响应队列的流控功能;指令调度模块,用于从多个指令缓冲中调度一个指令执行;指令译码模块,用于执行指令缓冲指令格式到CPU和一致性协议硬件之间的逻辑接口的格式包的转换。 |
地址 |
214083 江苏省无锡市滨湖区军东新村030号 |