| 摘要 |
<p>L'invention concerne un procédé de communication sur un bus unifilaire entre un dispositif émetteur et au moins un dispositif récepteur, dans lequel chaque bit de données est transmis dans une trame comportant successivement : un créneau de synchronisation (11) différent d'un potentiel de référence des dispositifs ; un premier créneau d'attente (12) dans un état correspondant au potentiel de référence du circuit ; un créneau (13) représentant le bit de données à transmettre ; un deuxième créneau d'attente (14) identique au premier ; un créneau (15) destiné à contenir l'état d'un bit optionnel de réponse ; et un créneau de fin identique aux créneaux d'attente.
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