一种高速8B/10B编码器和解码器及其对错误输入的处理方法

摘要

本发明提供了一种高速8B/10B编码器和解码器及其对错误输入的处理方法，编码器包括：数据字符预编码模块、RD计算模块和数据字符预编码修正模块，该编码器采用流水线结构和并行处理方法；所述的数据字符预编码模块和数据字符预编码修正模块、RD计算模块分别进行预编码和后修正，所述的数据字符预编码模块在第一级流水中对输入数据进行预编码，并通过RD_turn计算模块计算当前输入码字是否会导致RD发生翻转；所述的RD计算模块在第二级流水线中计算经过当前码字后的RD值，并利用上一个时钟周期计算所得的RD值来对当前码字的预编码结果进行修正。本发明应用于高速串行接口中，均采用流水线结构和并行处理方法，从而简化了电路设计，缩短了关键路径，并提高了速度。

主权项

一种高速8B/10B编码器，包括：数据字符预编码模块（10a）、RD_turn计算模块（20a），RD计算模块（20b）和数据字符预编码修正模块（30a）和控制字符预编码修正模块（30b），其特征在于：该高速8B/10B编码器采用流水线结构和并行处理方法；所述的数据字符预编码模块（10a）和数据字符预编码修正模块（30a）、RD计算模块（20b）分别进行预编码和后修正，所述的数据字符预编码模块（10a）在第一级流水中对当前输入码字进行预编码，并通过RD_turn计算模块（20a）计算所述当前输入码字是否会导致RD发生翻转；所述的RD计算模块（20b）在第二级流水线中计算输入数据流经过当前输入码字后的RD值，并利用上一个时钟周期计算所得的RD值来对当前输入码字的预编码结果进行修正；所述的数据字符预编码模块（10a）通过第一级寄存器连接到数据字符预编码修正模块（30a）并输出；所述的RD_turn计算模块（20a）通过第一级寄存器连接到RD计算模块（20b）并输出；所述的RD计算模块（20b）输出结果通过第二级寄存器连接到数据字符预编码修正模块（30a）和控制字符预编码修正模块（30b）以及RD计算模块（20b）作为它们的输入信号。