半导体集成电路

摘要

本发明提供一种能够在短时间内精度良好地检测跳变扫描测试中的跳变故障的半导体集成电路。在半导体集成电路（1）中，构成为在高速时钟工作块（高速时钟组）和低速时钟工作块（低速时钟组）这样的工作频率不同的块间配置扫描链，在半导体集成电路（1）的跳变扫描测试的获取工作时，利用跳变扫描用时钟控制电路（7）停止向低速时钟组的扫描FF供给的时钟。由此，不需要低速时钟组的扫描FF中的信号屏蔽。

主权项

一种半导体集成电路，具有工作频率不同的多个逻辑电路块，以能够执行跳变扫描测试的方式构成，其中，具备：时钟供给单元，从时钟供给源供给分别与所述多个逻辑电路块的工作频率相当的频率的多个时钟信号；压缩扫描电路，该压缩扫描电路具有：多个扫描链，由从所述时钟供给单元接受与所述多个逻辑电路块的工作频率对应的时钟信号的供给而进行工作的多个触发器构成，在该多个触发器中以将前级的触发器的数据输出端子和下一级的触发器的扫描数据输入端子彼此连接并且能够进行扫描移位工作和获取工作的切换的方式构成；图案展开电路，连接在该多个扫描链的扫描输入侧；图案压缩电路，连接在该多个扫描链的扫描输出侧，在所述压缩扫描电路中，构成该多个扫描链的触发器的数据输出端子与所述多个逻辑电路块的信号输入端子连接，将该多个逻辑电路块的信号输出端子连接到构成所述扫描链的其它触发器的数据输入端子；以及时钟控制单元，在所述压缩扫描电路的所述跳变扫描测试的获取工作时，停止向构成所述扫描链的多个触发器中的特定的触发器供给所述时钟信号。