用于捷变信号控制的数字数据延迟方法

摘要

本发明公开了一种用于捷变信号控制的数字数据延迟方法，其包括以下步骤：S1、根据数据延迟时间以及参考时钟计算得出FPGA芯片内部的移位寄存器存储深度；根据数据延迟时间精度以及参考时钟计算所需移相时钟个数；S2、利用移位寄存器以及时钟实现第一数据延迟；S3、利用FPGA芯片内部的锁相环产生相位不同的时钟；S4、根据当前延迟数据位所需延迟时间选择时钟；S5、利用选择的时钟实现第二数据延迟；S6、最终实现第一数据和第二数据之和的延迟。本发明解决捷变频信号发生以及分析技术在研制过程中所急需解决的信号同步控制输出的问题。

主权项

一种用于捷变信号控制的数字数据延迟方法，其特征在于，所述数字数据延迟方法，其包括以下步骤：S1、根据数据延迟时间以及参考时钟计算得出FPGA芯片内部的移位寄存器存储深度；根据数据延迟时间精度以及参考时钟计算所需移相时钟个数；S2、利用移位寄存器以及时钟实现第一数据延迟；S3、利用FPGA芯片内部的锁相环产生相位不同的时钟；S4、根据当前延迟数据位所需延迟时间选择时钟；S5、利用选择的时钟实现第二数据延迟；S6、最终实现第一数据和第二数据之和的延迟。