半导体积体电路

摘要

本发明的目的在于提供一种在扫描测试时能够防止容许动作频率低的电路(例如，类比电路)遭受破坏的半导体积体电路。;本发明的半导体积体电路系当扫描测试模式信号为「1」时，将第1AND电路(11)、第2AND电路(12)的输出信号固定为Low位准，将OR电路(13)的输出信号固定为High位准。因此，在扫描测试时，第4正反器(FF4)至第6正反器(FF6)的输出信号不会传播至第1至第3类比电路(21至23)。另一方面，在通常动作时，第4正反器(FF4)至第6正反器(FF6)的输出信号传播至第1至第3类比电路(21至23)。

主权项

一种半导体积体电路，系具备：第1电路；复数个正反器，对应于前述第1电路而设置；复数个选择器，在扫描测试时使前述复数个正反器连接成链状而形成移位暂存器；第2电路，具有比扫描测试时的前述移位暂存器的容许动作频率低的容许动作频率；以及闸电路，接受前述正反器的输出信号之输入，且以在通常动作时使前述正反器的输出信号能传播至前述第2电路，在扫描测试时使前述正反器的输出信号不能传播至前述第2电路之方式进行控制。如申请专利范围第1项之半导体积体电路，其中，前述闸电路系在扫描测试时将其输出信号固定为一定位准。如申请专利范围第1项之半导体积体电路，其中，前述第1电路系为数位电路，前述第2电路系为类比电路。如申请专利范围第2项之半导体积体电路，其中，前述第1电路系为数位电路，前述第2电路系为类比电路。如申请专利范围第1至4项中任一项之半导体积体电路，其中，前述第2电路系为位准移位电路。如申请专利范围第1至4项中任一项之半导体积体电路，其中，前述第1电路系为组合逻辑电路。如申请专利范围第5项之半导体积体电路，其中，前述第1电路系为组合逻辑电路。