记忆体控制器、记忆体控制之方法、及记忆体装置

摘要

依据一实施例，揭露一记忆体控制器。该记忆体控制器包括分派逻辑单元、一重排序表、及一交易组译器。该分派逻辑单元接收存取一记忆体通道之一请求，并将该请求分派以存取该通道内之两个或更多个可独立定址次通道其中一者。该重排序表包括两个或更多个表元件。各表元件包括一共用位址构件及对应于各该等两个或更多个可独立定址次通道之一独立位址构件。该交易组译器组合一重排序表元件中之该共用与独立位址构件，并发布一单一记忆体交易。

主权项

一种记忆体控制器，其包含：一分派逻辑单元，其用来接收一第一请求及一第二请求以存取在一随机存取记忆体(RAM)装置中之一通道、以及用来分派该等第一及第二请求以存取该通道内之两个或更多个可独立定址次通道其中之一者；具有两个或更多个表元件之一重排序表，各表元件具有一共用位址构件及对应于每一该等两个或更多个可独立定址次通道之一独立位址构件；以及用以建构用于该RAM装置之记忆体请求的一交易组译器，建构之动作系藉由组合该第一请求与一或更多额外请求来存取该通道中之一第一可独立定址次通道、以及组合该第二请求与一或更多额外请求来存取该通道中之一第二可独立定址次通道而达成。如申请专利范围第1项之记忆体控制器，其中各该请求包括一独立位址值与一共用位址值。如申请专利范围第2项之记忆体控制器，其中一请求之该共用位址值被与储存在各表元件中之该共用位址构件相比较。如申请专利范围第3项之记忆体控制器，其中在一请求之该共用位址值与一表项目之该共用位址构件间相匹配、以及该表项目之一对应独立位址构件为空白时，针对该请求之该独立位址值被插入该表项目之该对应独立位址构件中。如申请专利范围第3项之记忆体控制器，其中该共用位址值及该独立位址值系储存于一空白表元件中。如申请专利范围第1项之记忆体控制器，其更包含一交易组译器，用来组译储存于该等表元件中之该等请求以将该等次通道请求转送到相关联之次通道。如申请专利范围第6项之记忆体控制器，其中一表元件在一请求被转送到一相关联次通道后被传回该重排序表作为一空白表。如申请专利范围第1项之记忆体控制器，其中该重排序表中之各表元件包含用来储存该共用位址构件及该独立位址构件之一暂存器。如申请专利范围第8项之记忆体控制器，其中各暂存器包括一有效位元，其用以指出针对该共用位址构件及该独立位址构件所储存之一或更多值是否有效。如申请专利范围第9项之记忆体控制器，其中该重排序表更包含耦接至各该暂存器之一比较器逻辑单元。一种记忆体控制之方法，其包含下列步骤：于一记忆体控制器接收用来存取耦接至该记忆体控制器之一随机存取记忆体(RAM)中之一通道的一第一请求；于该记忆体控制器接收用来存取该记忆体通道之一第二请求；分派该第一请求到该记忆体通道中之一第一可独立定址次通道；分派该第二请求到一第二可独立定址次通道；以及比较该等第一及第二请求与一重排序表内之各表项目。如申请专利范围第11项之方法，其更包含下列步骤：判定一请求之一共用位址值是否匹配一表项目之一共用位址构件；以及若匹配，判定针对该表项目之一独立位址构件是否为空白。如申请专利范围第12项之方法，其更包含在针对该表项目之该独立位址构件为空白时将该请求插入该表项目。如申请专利范围第13项之方法，其更包含转送该请求到相关联次通道。如申请专利范围第14项之方法，其更包含在转送该请求到该相关联次通道后传回该空白表项目到该重排序表尾端。一种记忆体装置，其包含：具有一或更多通道之一随机存取记忆体(RAM)装置；以及耦接至该记忆体装置之一晶片组，其具有一记忆体控制器，该记忆体控制器包括：分派逻辑单元，其用来接收一第一请求与一第二请求以存取在一随机存取记忆体(RAM)装置中之一通道、以及用来分派该等第一与第二请求以存取该通道中之两个或更多个可独立定址次通道其中一者；具有两个或更多个表元件之一重排序表，各表元件具有一共用位址构件及对应于每一该等两个或更多个可独立定址次通道之一独立位址构件；以及用以建构用于该RAM装置之记忆体请求的一交易组译器，建构之动作系藉由组合该第一请求与一或更多额外请求来存取该通道中之一第一可独立定址次通道、以及组合该第二请求与一或更多额外请求来存取该通道中之一第二可独立定址次通道而达成。如申请专利范围第16项之记忆体装置，其中各该次通道请求包括一独立位址值与一共用位址值。如申请专利范围第17项之记忆体装置，其中一次通道请求之该共用位址值被与储存于各表元件中之该共用位址构件相比较。如申请专利范围第18项之记忆体装置，其中针对一个次通道请求之该独立位址值，在该次通道请求之该共用位址值与一表项目之该共用位址构件之间相匹配时，被插入该表项目之一对应独立位址构件中。如申请专利范围第16项之记忆体装置，其更包含一交易组译器，用以组译储存于该等表元件中之该等次通道请求，以转送该等次通道请求至相关联次通道。