同步装置及同步方法

摘要

本发明在向时脉讯号的同步中兼顾高速性与高可靠性。本发明系输入非同步讯号与时脉讯号，且输出同步于该时脉讯号的同步讯号，包含：记忆机构，依据记忆控制讯号记忆非同步讯号；讯号比较机构，比较从记忆机构输出的输出讯号之值与非同步讯号之值，并输出表示相等与否的比较结果讯号；记忆控制机构，对应于向比较结果讯号所在一端的位准变化，产生记忆控制讯号，同时，对应时脉讯号的讯号位准，变更记忆控制讯号的产生时序；依据记忆机构的输出讯号输出同步讯号。

主权项

一种同步装置，系输入非同步讯号与时脉讯号，且输出同步于该时脉讯号的同步讯号，其特征在于：包含：记忆机构，依据记忆控制讯号记忆该非同步讯号；讯号比较机构，比较从该记忆机构输出的输出讯号之值与该非同步讯号之值，并输出表示相等与否的比较结果讯号；以及记忆控制机构，对应于向该比较结果讯号所在一端的位准变化，产生该记忆控制讯号，同时，对应该时脉讯号的讯号位准，变更该记忆控制讯号的产生时序；并且，依据该记忆机构的输出讯号，输出该同步讯号，该记忆控制机构如以下方式构成，在该比较结果讯号从一致变化为不一致的情况下，若该时脉讯号为第1位准，则将该记忆控制讯号启动，若该时脉讯号为第2位准，则在该时脉讯号向该第1位准变迁的时序将该记忆控制讯号启动，该记忆机构如以下方式构成，若该记忆控制讯号为启动，则输出该非同步讯号作为该输出讯号，若该记忆控制讯号成为非启动，则保持在启动情况时的该非同步讯号之位准。如申请专利范围第1项之同步装置，其中，该记忆机构系以1个以上的锁存器电路或正反器电路构成。如申请专利范围第1项之同步装置，其中，该讯号比较机构含有互斥或闸。如申请专利范围第1项之同步装置，其中，该讯号比较机构系由比较运算电路构成。如申请专利范围第1项之同步装置，其中，该记忆控制机构系以非对称型C元件构成，其动作如下：在该比较结果讯号系表示不一致，同时，该时脉讯号为第1位准的情况，则输出表示启动之逻辑值作为该记忆控制讯号；而在该比较结果讯号系表示一致的情况，则无视该时脉讯号位准，输出表示非启动之逻辑值作为该记忆控制讯号；且在该比较结果讯号系表示不一致，同时，该时脉讯号为第2位准的情况，输出方才为止输出的逻辑值作为该记忆控制讯号，同时，保持方才为止输出的逻辑值。如申请专利范围第5项之同步装置，其中，该非对称型C元件如以下方式构成：包含2输入OR闸与2输入AND闸；将该OR闸一端的输入作为该非对称型C元件接收该比较结果讯号之一端的输入，而另一端的输入与该AND闸的输出连接；将该AND闸一端的输入作为该非对称型C元件接收该时脉讯号之另一端的输入，而另一端的输入与该OR闸的输出连接；且将该OR闸的输出作为该非对称型C元件输出该记忆控制讯号之输出。如申请专利范围第5项记载之同步装置，其中，前记非对称型C元件如以下方式构成：包含第1、第2及第3开关元件、记忆电路；该第1开关元件一端接地，另一端与该记忆电路的一端连接，且在控制端施加该比较结果讯号；该第2开关元件一端与该记忆电路的一端连接，另一端与该第3开关元件的一端连接，且在控制端施加该比较结果讯号；该第3开关元件另一端与正电源连接，且在控制端施加该时脉讯号；该记忆电路以在一端与另一端施加相反逻辑值的方式记忆，同时，从另一端输出该记忆控制讯号。如申请专利范围第7项之同步装置，其中，如以下方式构成：使用nMOS电晶体作为该第1开关元件；使用pMOS电晶体作为该第2、第3开关元件；使用偶数个NOT闸环状连接的电路做为该记忆电路。一种同步方法，系输入非同步讯号与时脉讯号，且依据输出讯号输出同步于该时脉讯号的同步讯号，其特征在于包含：求取步骤，比较该输出讯号之值与该非同步讯号之值，求取显示相等与否的比较结果讯号；变更步骤，对应于向该比较结果讯号所在一端的位准变化，产生记忆控制讯号，同时，对应该时脉讯号的讯号位准，变更该记忆控制讯号的产生时序；以及记忆步骤，依据该记忆控制讯号记忆该非同步讯号；并且，该变更步骤中，在该比较结果讯号从一致变化为不一致的情况下，若该时脉讯号为第1位准，则将该记忆控制讯号启动，若该时脉讯号为第2位准，则在该时脉讯号向该第1位准变迁的时序将该记忆控制讯号启动，该记忆步骤中，若该记忆控制讯号为启动，则输出该非同步讯号作为该输出讯号，若该记忆控制讯号成为非启动，则保持在启动情况时的该非同步讯号之位准。