一种亚阈值存储阵列电路

摘要

一种亚阈值存储阵列电路，亚阈值区域内两根位线之间串联多个存储单元，在两根位线之间还按顺序依次并联增强电路、预充/平衡电路、写使能电路以及灵敏放大器电路，所述灵敏放大器电路为可写回的灵敏放大器，所述增强电路采用伪电流镜补偿电路作为漏电流补偿电路。本发明克服现有技术之缺陷，提供了一种高密度、高鲁棒性的亚阈值存储单元位线电流补偿及读写增强电路，平衡存储单元的各项指标，达到系统性能最优。

主权项

1.一种亚阈值存储阵列电路，亚阈值区域内两根位线之间串联多个存储单元，在两根位线之间还按顺序依次并联增强电路、预充/平衡电路、写使能电路以及灵敏放大器电路，所述增强电路为漏电流补偿电路，其特征是所述灵敏放大器电路为可写回的灵敏放大器，所述可写回的灵敏放大器设有五个PMOS管P1、P2、P3、P4、P5和六个NMOS管N1、N2、N3、N4、N5、N6，所有NMOS管的体端均接到地，所有PMOS管的体端均接到电源电压Vdd；PMOS管P2的源端接电源电压Vdd；PMOS管P2的漏端与NMOS管N1的漏端、PMOS管P4的栅端连接在一起，并接到位线BL上；PMOS管P2的栅端与NMOS管N1的栅端、PMOS管P4的漏端、NMOS管N3的漏端、NMOS管N5的漏端以及NMOS管N6的栅端连在一起；NMOS管N1的源端接地；PMOS管P1的栅端与NMOS管N3、N4的栅端连接在一起，并连接预充/平衡电路的预充信号线PMOS管P1的源端连接电源电压Vdd；PMOS管P1的漏端与PMOS管P4、P5的源端三者相连接；PMOS管P5的漏端与NMOS管N4的漏端、NMOS管N2的栅端、PMOS管P3的栅端、NMOS管N6的漏端以及NMOS管N5的栅端连在一起；NMOS管N3、N4的源端连接在一起，并连接到地；NMOS管N5的源端与NMOS管N6的源端连在一起，并连接到地；PMOS管P3的源端接电源电压Vdd；PMOS管P3的漏端与NMOS管N2的漏端、PMOS管P5的栅端连在一起，并连接到另外一根位线上，所述位线BL和位线互补；NMOS管N2的源端接地；所述增强电路采用伪电流镜补偿电路作为漏电流补偿电路，伪电流镜补偿电路设有两个增强型PMOS晶体管P6、P7，第一屏蔽传输门T1、第二屏蔽传输门T2，第一逻辑存储电容CAP1、第二逻辑存储电容CAP2；两个增强型PMOS管P6、P7的源端连接电源电压Vdd，PMOS管P6栅端连接位线BL，PMOS管P7栅端连接位线第一屏蔽传输门T1和第二屏蔽传输门T2均由一个PMOS管和一个NMOS管构成，所述两个屏蔽传输门的PMOS管的栅端均连接到外部补偿控制信号NMOS管的栅端均接到外部补偿控制信号comp，外部补偿控制信号和外部补偿控制信号comp互补，第一屏蔽传输门T1的PMOS管的源端与NMOS管的漏端连接并连接到位线BL上，第二屏蔽传输门T2的PMOS管的源端与NMOS管的漏端连接并连接到位线上，两个屏蔽传输门的PMOS管的漏端与NMOS的源端连接到一起作为屏蔽传输门的输出端，PMOS管P6、P7的漏端分别与两个屏蔽传输门T1、T2的输出端接在一起，再分别通过两个逻辑电容CAP1、CAP2接到地；伪电流镜补偿电路中所有的PMOS晶体管的体端均连接电源电压Vdd，所有的NMOS晶体管的体端均接到地；所述平衡/预充电路由PMOS管P8、P9、P10构成，三个PMOS管P8、P9、P10的体端均接电源电压Vdd，三个PMOS管的栅端连接在一起，并连接到外部预充平衡控制信号PMOS管P8、P9作为预充管，PMOS管P10作为平衡管，PMOS管P8的源端与PMOS管P10源端接在一起，并接到位线BL上；PMOS管P9的源端与PMOS管P10漏端接在一起，并接到位线上；PMOS管P8、P9的漏端均接到电源电压。