同步型存储装置及其控制方法

摘要

于DDR模式中，在从初期潜时(L＝3)减去1后的时间点(L-1)计数信号BRDYB反转至低电平。藉此，相对于信号S(N1)/S(N1B)为逆相且延迟后的信号S(N1BD)/S(N1D)被输出，于两者的高电平期间内内部时钟脉冲CKI成为高电平。此乃与外部时钟脉冲CLK的两波缘同步而进行，且开始两倍频率的输出。在初期潜时的计数期间的初期潜时的计数完了直前的外部时钟脉冲循环中内部时钟脉冲CKI切换为2倍频率。此外，有效旗标RDY于2倍频率的第2循环迁移至高电平。

主权项

一种同步型存储装置，其可在与外部时钟脉冲的其中任一方波缘同步而进行存取动作的第1动作模式和与外部时钟脉冲的两波缘同步而进行存取动作的第2动作模式间进行切换，并且具有：(L‑n)检测部，在计数从启动起的初期潜时(L)之间，计数前述外部钟脉冲而检测从前述初期潜时(L)减去n的(L‑n)时钟脉冲数，其中，n为1以上且以0.5为单位的数值；内部时钟脉冲生成部，在设定为前述第2动作模式时，依据从前述(L‑n)检测部送出的检测信号，将内部时钟脉冲自与前述外部时钟脉冲的其中任一方波缘同步的第1时钟脉冲切换为与前述外部时钟脉冲的两波缘同步的第2时钟脉冲；以及有效旗标输出部，可将用以通知在前述第2动作模式中所输出的数据为有效的数据的有效旗标依据切换后的前述第2时钟脉冲的第2循环而进行输出，其中，前述有效旗标输出部具有于前述第2动作模式中以从前述(L‑n)检测部而得的检测结果作为输入信号且以从前述内部时钟脉冲生成部所输出的前述第2时钟脉冲作为触发信号的正反器电路。