一种基于HT总线的16个处理器的逻辑互连结构

摘要

本发明提出了一种基于HT总线的16个处理器的逻辑互连结构，由4个SMP结点互连构成，每个SMP结点由4个处理器构成，4个处理器排列成一个2×2的阵列，4个SMP结点也排列成一个2×2的阵列，形成了一个4×4的处理器阵列。所使用的处理器都具有两个HT总线控制器，相邻处理器之间通过HT控制器逻辑互连。本发明利用HT总线的低延迟高带宽，实现SMP间数据的高速交换，同时利用处理器模块之间的通信来构成多处理器互连系统从而提升了系统的处理能力。

主权项

一种基于HT总线的16个处理器的逻辑互连结构，由4个对称多处理SMP结点构成，每个SMP结点由4个处理器构成，其特征在于：所使用的处理器都具有2个HT总线控制器，每个HT总线控制器分成两个通道，每个通道都包含一个输入和一个输出；所述通道的输入和输出都为8bits；每一个SMP结点中的4个处理器排列成一个2×2的阵列，每个处理器的第一个HT总线控制器，将相邻的两个处理器逻辑互连；所述的4个SMP结点也排列成一个2×2的阵列，形成了一个4×4的处理器阵列，相邻SMP结点间的处理器通过处理器的第二个HT总线控制器进行逻辑互连；所述处理器逻辑互连，是通过HT总线控制器的其中一个通道进行互连，具体是将处理器通道的输入和与之互连的处理器通道的输出相连，将处理器通道的输出和与之互连的处理器通道的输入相连。