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<p>반도체 메모리 장치는 반도체 기판에 형성된 파이프 트랜지스터와 공통 소스 라인 사이에 연결된 제1 수직 메모리 스트링, 파이프 트랜지스터와 비트라인 사이에 수직으로 연결된 제2 수직 메모리 스트링을 포함하는 메모리 스트링들과, 메모리 스트링에 포함된 메모리 셀들의 프로그램 동작을 위해 선택된 워드라인에 인가하기 위한 프로그램 전압, 비선택 워드라인들에 인가하기 위한 패스 전압 및 파이프 트랜지스터에 인가하기 위한 파이프 게이트 전압을 출력하도록 구성된 동작 회로 그룹, 및 제2 수직 메모리 스트링의 프로그램 동작을 실시할 때 제1 및 제2 수직 메모리 스트링들의 연결을 차단하기 위하여 동작 회로 그룹을 제어 하도록 구성된 제어 회로를 포함한다.</p> |
