数模混合锁相环

摘要

本发明的示范性实施例提供一种数模混合锁相环。数字PLL可以与模拟PLL组合从而当初始基准时钟信号太低而不能维持模拟PLL中的稳定性时数字PLL的输出在高到足以维持模拟PLL中的稳定性的频率。数字PLL可以包括缩放电路，诸如在PLL的反馈路径中的分频器，以从较低频率的基准输入信号生成较高频率的输出信号。数字PLL还可以使用芯片上自由振荡式环形振荡器作为用于数字PLL引擎的时钟。

主权项

一种集成电路，包括：数字锁相环，具有与该集成电路的引脚耦接的输入；以及模拟锁相环，具有与该数字锁相环的输出耦接的输入，其中，该引脚耦接到时钟源而没有使用直接耦接到该引脚的无源信号调节元件。