发明名称 Method for composing On-Chip network topology
摘要 <p>본 발명은 온칩 네트워크 토폴로지 합성 방법에 관한 것으로, 온칩 네트워크의 IP 모듈들을 최하위 자식 노드로 가지는 이진 트리를 최하위 노드에서 최상위 노드 방향으로 순차적으로 탐색하고, 탐색대상 노드가 자식 노드들을 가지는지 확인하는 단계; 상기 자식 노드들이 없으면 상기 탐색대상 노드의 최소 해를 직접 구하고, 상기 자식 노드들이 있으면 상기 자식 노드들의 최소 해들을 이용하여 상기 탐색대상 노드의 최소 해를 구하는 단계; 및 상기 탐색대상 노드가 중간 노드이면 상기 이진 트리의 탐색을 계속 진행하고, 상기 탐색대상 노드가 루트 노드이면 상기 최소 해에 따라 상기 이진 트리의 노드를 병합하여 상기 이진 트리를 최적화시키는 단계를 포함하여 구성되며, 이에 의하여 주어진 비용 함수에 대한 최적의 해를 짧은 시간에 구할 수 있으며, 이를 활용하여 최소의 칩 면적으로 최대의 성능을 갖는 각 설계에 특화된 온칩 네트워크 토폴로지를 구현할 수 있다.</p>
申请公布号 KR101210273(B1) 申请公布日期 2012.12.10
申请号 KR20080129164 申请日期 2008.12.18
申请人 发明人
分类号 H04L12/28 主分类号 H04L12/28
代理机构 代理人
主权项
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