用于可编程逻辑器件的宽范围可编程能力的异构收发器体系结构

摘要

可编程逻辑器件(PLD)上的高速串行数据收发器电路系统，其包括：一些能以高达第一较低最大数据率的数据率工作的信道，和其他能以高达第二较高最大数据率的数据率工作的信道。速度较低的信道是由速度较低的锁相环(PLL)电路系统提供，并且具有处理以较低数据率发射的数据所需的其他电路组件。速度较高的信道是由速度较高的PLL提供的，并且具有处理以较高数据率发射的数据所需的其他电路组件。

主权项

可编程逻辑器件上的串行数据接收器电路系统，包括：接收器电路系统的多个第一信道，每个所述第一信道适于接收的串行数据信号具有高达第一最大比特率的串行比特率；接收器电路系统的一个第二信道，其适于接收的串行数据信号具有高达第二最大比特率的串行比特率，其中所述第二最大比特率高于所述第一最大比特率；时钟倍增电路系统，其包括多个第一锁相环电路，每个所述第一锁相环电路能够提供由任一工作于高达所述第一最大比特率的比特率的信道使用的时钟信号；第二锁相环电路，所述电路能够提供适于由任一工作于高达所述第二最大比特率的比特率的信道使用的时钟信号；用于将所述第一和第二锁相环电路提供的时钟信号分配给所述多个第一信道的电路系统；和专门将所述第二锁相环电路提供的时钟信号传送到所述第二信道的电路系统。