| 发明名称 | 非易失性存储器、存储器控制器及其访问方法 | ||
| 摘要 | 这里公开了一种非易失性存储器，包括：非易失性存储器单元器件，至少包括非易失性存储器单元阵列，其能够以字为单位访问，并且还能够至少在第一访问模式中以固定等待时间访问并在第二访问模式中以可变等待时间访问；第一访问路径，用于第一访问模式中；第二访问路径，用于第二访问模式中；第一ECC处理部分，配置为连接到第一访问路径，并使用ECC对第一访问模式中从非易失性存储器单元阵列输出的数据执行错误检测和校正；以及第二ECC处理部分，配置为连接到第二访问路径，并且使用ECC对第二访问模式中从非易失性存储器单元阵列输出的数据执行错误检测和校正。 | ||
| 申请公布号 | CN102810336A | 申请公布日期 | 2012.12.05 |
| 申请号 | CN201210180219.5 | 申请日期 | 2012.06.01 |
| 申请人 | 索尼公司 | 发明人 | 中西健一;筒井敬一 |
| 分类号 | G11C29/42(2006.01)I;G11C16/06(2006.01)I | 主分类号 | G11C29/42(2006.01)I |
| 代理机构 | 北京市柳沈律师事务所 11105 | 代理人 | 周少杰 |
| 主权项 | 一种非易失性存储器，包括：非易失性存储器单元器件，配置为至少包括非易失性存储器单元阵列，其能够以字为单位访问，并且还能够至少在第一访问模式中以固定等待时间访问并在第二访问模式中以可变等待时间访问；第一访问路径，配置为用于第一访问模式中；第二访问路径，配置为用于第二访问模式中；第一ECC处理部分，配置为连接到所述第一访问路径，并使用已知为ECC的纠错码对所述第一访问模式中从所述非易失性存储器单元阵列输出的数据执行错误检测和校正；以及第二ECC处理部分，配置为连接到所述第二访问路径，并且使用ECC对所述第二访问模式中从所述非易失性存储器单元阵列输出的数据执行错误检测和校正。 | ||
| 地址 | 日本东京都 | ||