半导体记忆体及其操作方法

摘要

一种操作控制电路在一晶片致能信号的启动期间接收一第一存取命令时完成一第一存取操作，并且在该晶片致能信号的启动期间接收下一存取命令时于一短于该第一存取操作的时间完成一接近一记忆体核心的第二存取操作。为此原因，两类型的存取操作，其存取时间不同，系能藉由在相同存取端接收相同的存取命令来完成。一用于区别该两类型之操作之间的专用端不需被形成在一控制器等中，其接近一半导体记忆体。该第一与第二存取操作的选择性使用提高该半导体记忆体的操作效率。结果，该半导体记忆体的操作效率系能提高而不会增加一包含该半导体记忆体之系统的成本。

主权项

一种半导体记忆体，包含有：一记忆体核心，其具有记忆体晶胞、及连接至该等记忆体晶胞的一字元线与一位元线；一致能端，其接收一允许存取该记忆体核心的晶片致能信号；一命令端，其接收一用于实行一对于该记忆体核心之存取操作的存取命令；一位址端，其根据该存取命令接收一位址一次，该位址指示一欲存取的记忆体晶胞；一操作控制电路，于该晶片致能信号的起动期间，其在接收一第一存取命令时完成一第一存取操作、并在接收下一个存取命令时完成一第二存取操作，一第二存取操作时间系短于一第一存取操作时间，其中该操作控制电路包括：一第一延迟计数器，其在接收该第一存取命令时计算对应一第一延迟的时脉数量以产生一资料控制信号，该资料控制信号用于控制输入至该记忆体核心或输出自该记忆体核心的资料；及一第二延迟计数器，其在接收该下一个存取命令时计算对应一第二延迟的时脉数量以产生该资料控制信号，该第二延迟系小于该第一延迟。如申请专利范围第1项所述之半导体记忆体，更包含有一接收一时脉的时脉端。如申请专利范围第2项所述之半导体记忆体，更包含有一资料输入/输出电路，其根据该资料控制信号输入资料至该记忆体忆体核心/自该记忆体核心输出资料。如申请专利范围第3项所述之半导体记忆体，其中该第一延迟计数器计算对应该第一延迟的时脉数量，并在计算后起动一正常致能信号，该第二延迟计数器计算对应该第二延迟的时脉数量，并在计算后启动一页致能信号；及一延迟控制电路在该正常致能信号或该页致能信号的起动期间，输出该资料控制信号。如申请专利范围第4项所述之半导体记忆体，更包含有一页控制电路，其因应该第一存取命令起动一页信号且因应该晶片致能信号的不起动而不起动该页信号，其中该第一延迟计数器于该页信号的不起动期间运作，且该第二延迟计数器于该页系号的起动期间运作。如申请专利范围第2项所述之半导体记忆体，更包含有多数个储存库，其每一个分别具有该记忆体核心、该操作控制电路、及一根据资料控制信号来输入资料至该记忆体核心/自该记忆体核心输出资料的资料输入/输出电路，该等多数个储存库系可彼此独立地操作，其中要被存取之储存库的该操作控制电路首先因应由接下来要被存取之储存库的该操作控制电路之该资料控制信号的输出，来停止输出该资料控制信号。如申请专利范围第6项所述之半导体记忆体，更包含有：一预充电端，其接收一自动预充电信号；及一储存库位址端，其接收一用于选择该等储存库之一者的储存库位址，其中对应该储存库位址的该操作控制电路，因应在该预充电端所接收的该自动预充电信号，输出一用于预充电该位元线的预充电信号。如申请专利范围第2项所述之半导体记忆体，其中至少该第一或是第二延迟在一写入存取操作与一读取存取操作不同。如申请专利范围第1项所述之半导体记忆体，更包含有：一列位址输入电路，其仅与该第一存取命令同步来接收一用于选择该字元线的列位址，并将该接收的列位址输出至该记忆体核心；及一行位址输入电路，其分别与该第一存取命令与该下一存取命令同步来接收用于选择该位元线的行位址，并将该接收的行位址输出至该记忆体核心。如申请专利范围第1项所述之半导体记忆体，更包含有一预充电端，其接收一自动预充电信号，其中该操作控制电路，因应在该预充电端所接收的该自动预充电信号或该晶片致能信号的不起动，输出一用于预充电该位元线的预充电信号。如申请专利范围第1项所述之半导体记忆体，其中：该第一存取操作中，一列操作与一行操作被完成，该列操作系用于因应该存取命令来起动该字元线为了读取在该位元线上的资料，该行操作系用于将该位元线上所读取的资料输出至外部；及该第二存取操作中，仅该行操作被完成。一种半导体记忆体之操作方法，包含：接收一允许对一具有记忆体晶胞以及连接至该等记忆体晶胞的一字元线与一位元线之记忆体核心的存取的晶片致能信号；接收一用于实行一对该记忆体核心之存取操作的存取命令；回应该存取命令接收一位址一次，该位址系指示一欲存取的记忆体晶胞；于该允许对该记忆体核心之存取的该晶片致能信号之起动期间，在接收一第一存取命令时实行一第一存取操作，并且在接收下一个存取命令时实行一第二存取操作，一第二存取操作时间系短于一第一存取操作时间；在接收该第一存取命令时计算对应一第一延迟的时脉数量以产生一资料控制信号，该资料控制信号用于控制输入至该记忆体核心或输出自该记忆体核心的资料；及在接收该下一个存取命令时计算对应一第二延迟的时脉数量以产生该资料控制信号，该第二延迟系小于该第一延迟。如申请专利范围第12项所述之半导体记忆体的操作方法，更包含有根据资料控制信号输入资料至该记忆体核心/自该记忆体核心输出资料，其中该半导体记忆体包含有多数个储存库，其每一个具有该记忆体核心与一操作控制电路，并且系可彼此独立操作；及要被存取之储存库的该操作控制电路首先因应由下一个要被存取的储存库的该操作控制电路之该资料控制信号的输出，而停止输出该资料控制信号。如申请专利范围第13项所述之半导体记忆体的操作方法，其中对应一储存库位址的该操作控制电路，因应一在一预充电端所接收的自动预充电信号，输出一用于预充电该位元线的预充电信号，该储存库位址被接收在一储存库位址端为了选择该等储存库之一者。如申请专利范围第12项所述之半导体记忆体的操作方法，其中在一写入存取操作与一读取存取操作上，至少该第一或是第二延迟不同。如申请专利范围第12项所述之半导体记忆体的操作方法，更包含有：仅与该第一存取命令同步来接收一用于选择该字元线的列位址，以便将该接收的列位址输出至该记忆体核心；及分别与该第一存取命令与该下一存取命令同步来接收用于选择该位元线的行位址，以便将该接收的行位址输出至该记忆体核心。如申请专利范围第12项所述之半导体记忆体的操作方法，更包含有：因应在一预充电端所接收的自动预充电信号或该晶片致能信号的不起动，输出一将该位元线预充电的预充电信号。如申请专利范围第12项所述之半导体记忆体的操作方法，其中：该第一存取操作中，一列操作与一行操作被完成，该列操作系用于因应该存取命令来起动该字元线为了读取在该位元线上的资料，该行操作系用于将该位元线上所读取的资料输出至外部；及该第二存取操作中，仅该行操作被完成。