发明名称 层叠型半导体装置及其制造方法
摘要 本发明提供层叠型半导体装置及其制造方法。实施方式的层叠型半导体装置具备:具有第1凸起电极的第1半导体芯片;具有第2凸起电极的第2半导体芯片。一边将凸起电极彼此连接,一边层叠第1及第2半导体芯片。在第1及第2半导体芯片的至少一方,设置阻挡用突起和粘接用突起。阻挡用突起与第1及第2半导体芯片的另一方以非粘接状态接触。粘接用突起与第1及第2半导体芯片粘接。
申请公布号 CN102800662A 申请公布日期 2012.11.28
申请号 CN201210170061.3 申请日期 2012.05.28
申请人 株式会社东芝 发明人 筑山慧至;福田昌利;渡部博;沟口庆太;小牟田直幸
分类号 H01L25/065(2006.01)I;H01L23/488(2006.01)I;H01L21/60(2006.01)I 主分类号 H01L25/065(2006.01)I
代理机构 北京市中咨律师事务所 11247 代理人 刘瑞东;陈海红
主权项 一种层叠型半导体装置,其特征在于,具备:第1半导体芯片,其具有具备第1连接区域和除上述第1连接区域以外的第1非连接区域的第1表面;第2半导体芯片,其具有具备与上述第1连接区域对向的第2连接区域和除上述第2连接区域以外的第2非连接区域的第2表面,层叠在上述第1半导体芯片上;第1凸起连接部,其设置在上述第1表面的上述第1连接区域和上述第2表面的上述第2连接区域之间,以电气连接上述第1半导体芯片和上述第2半导体芯片;阻挡用突起,其在上述第1表面的上述第1非连接区域及上述第2表面的上述第2非连接区域的至少一方的区域局部地设置,且与上述第1非连接区域及上述第2非连接区域的另一方的区域以非粘接状态接触;粘接用突起,其在上述第1表面的上述第1非连接区域和上述第2表面的上述第2非连接区域之间局部地设置,与上述第1及第2表面粘接;和底部填充树脂,其在上述第1半导体芯片的上述第1表面和上述第2半导体芯片的上述第2表面之间的间隙填充。
地址 日本东京都