可提高非晶矽残留缺陷检出能力之画素结构及其制造方法

摘要

本发明系揭露一种可提高非晶矽残缺陷检出能力之画素结构及其制造方法，其系在每一画素资料线之一侧或二侧设有虚设非晶矽层(A-Si dummy layer)之结构。本发明即利用此虚设非晶矽层的设计，使其在现有的测试条件下(利用现有之阵列自动测试机台进行测试)，若画素存在有非晶矽残留时，藉以提高其电容耦合效应及电子传导效应，进而检出形成画素缺陷。因此，本发明确实可有效提高阵列自动测试机检出发生非晶矽残留之画素缺陷的能力。

主权项

一种可提高非晶矽残留缺陷检出能力之画素结构，包括：一透明基板；一第一金属层，位于该透明基板上，以形成一画素扫描线、一电晶体之闸极及至少一金属遮光层；一第一绝缘层，位于该第一金属层上；一非晶矽层，位于该第一绝缘层上，以形成该电晶体之通道及至少一虚设非晶矽层，且该虚设非晶矽层位于该金属遮光层上方；一第二金属层，位于该非晶矽层上，以形成一画素资料线及该电晶体之源极与汲极；一第二绝缘层，位于该第二金属层上，并具有数导通孔；以及一透明导电电极层，位于该第二绝缘层上，并经该导通孔与该汲极相导通；其中，该虚设非晶矽层位于该画素资料线的一侧或两侧，且每一虚设非晶矽层都位于该第一绝缘层上，每一虚设非晶矽层下方都对应设置该金属遮光层。如申请专利范围第1项所述之画素结构，其中该透明基板系为玻璃基板。如申请专利范围第1项所述之画素结构，其中该电晶体系为薄膜电晶体。如申请专利范围第1项所述之画素结构，其中在该画素资料线上重叠有非晶矽残留时，该非晶矽残留会与该虚设非晶矽层连接而产生较大之电容耦合效应，以供阵列自动测试机检出。如申请专利范围第1项所述之画素结构，其中该第一绝缘层系由氧化矽或氮化矽等介电材料组成。如申请专利范围第1项所述之画素结构，其中该第二绝缘层系由氧化矽或氮化矽等介电材料组成。如申请专利范围第1项所述之画素结构，其中该电晶体之驱动方式可为储存电容利用共同走线(Cs on Com)方式或是储存电容利用闸极走线(Cs on Gate)方式。如申请专利范围第1项所述之画素结构，其中该第二金属层、该第二绝缘层及该透明导电电极层组成之电极结构系为储存电容利用共同走线(Cs on Com)或储存电容利用闸极走线(Cs on Gate)电极结构。如申请专利范围第8项所述之画素结构，其中该电极结构为该储存电容利用共同走线(Cs on Com)时，该电极结构之布局设计可为金属层-绝缘层-氧化铟锡(MII)电极结构、金属层-绝缘层-半导体层(MIS)电极结构或金属层-绝缘层-金属层(MIM)电极结构。一种可提高非晶矽残留缺陷检出能力之画素结构之制造方法，包括下列步骤：提供一透明基板；形成一第一金属层于该透明基板上，并蚀刻形成一画素扫描线、一电晶体之闸极及至少一金属遮光层；形成一第一绝缘层于该第一金属层上；形成一非晶矽层于该第一绝缘层上，并蚀刻形成该电晶体之通道及至少一虚设非晶矽层，且该虚设非晶矽层位于该金属遮光层上方；形成一第二金属层于该非晶矽层上，并蚀刻形成一画素资料线及该电晶体之源极与汲极；形成一第二绝缘层于该第二金属层上，并蚀刻形成数导通孔；以及形成一透明导电电极层于该第二绝缘层上，并经该导通孔与该汲极相导通；其中，该虚设非晶矽层形成于该画素资料线的一侧或两侧，且每一虚设非晶矽层都形成于该第一绝缘层上，每一虚设非晶矽层下方都对应形成该金属遮光层。如申请专利范围第10项所述之画素结构之制造方法，其中该透明基板系为玻璃基板。如申请专利范围第10项所述之画素结构之制造方法，其中该电晶体系为薄膜电晶体。如申请专利范围第10项所述之画素结构之制造方法，其中该第一绝缘层系由氧化矽或氮化矽等介电材料组成。如申请专利范围第10项所述之画素结构之制造方法，其中该第二绝缘层系由氧化矽或氮化矽等介电材料组成。如申请专利范围第10项所述之画素结构之制造方法，其中该蚀刻之方式系为湿蚀刻或乾蚀刻。如申请专利范围第10项所述之画素结构之制造方法，其中该第二金属层、该第二绝缘层及该透明导电电极层组成之电极结构系为利用储存电容利用共同走线(Cs on Com)或储存电容利用闸极走线(Cs on Gate)电极结构制程。如申请专利范围第16项所述之画素结构之制造方法，其中该电极结构为该储存电容利用共同走线(Cs on Com)制程时，该电极结构之布局设计可为金属层-绝缘层-氧化铟锡(MII)电极结构制程、金属层-绝缘层-半导体层(MIS)电极结构制程或金属层-绝缘层-金属层(MIM)电极结构制程。