一种具有埋入相变化区域之记忆胞及其制造方法

摘要

本发明系揭露制造记忆胞之方法。本发明系揭露一种记忆胞包含一底电极包括一基底部位及一柱状部位在该基底部位之上，该柱状部位具有小于该基底部位之一宽度。一介电层围绕该底电极且具有一顶表面。一记忆元件于该底电极之上且包含一凹陷部位由该介电层的该顶表面延伸与该底电极之该柱状部位连接，其中该记忆元件之该凹陷部位具有一宽度实质相等于该底电极之该柱状部位之该宽度。一顶电极在该记忆元件之上。

主权项

一种记忆胞，包含：一底电极包含一基底部位及一柱状部位在该基底部位之上，该柱状部位具有小于该基底部位之一宽度；一介电层围绕该底电极且具有一顶表面；一记忆元件在该底电极之上且包含一凹陷部位由该介电层的该顶表面延伸与该底电极之该柱状部位连接，使得介于该记忆元件与该底电极之该柱状部位之间的一边界系低于该介电层的该顶表面，其中该记忆元件之该凹陷部位具有一宽度实质相等于该底电极之该柱状部位之该宽度；以及一顶电极在该记忆元件之上。如申请专利范围第1项所述之记忆胞，其中该记忆元件之该凹陷部位系自动对准于该底电极之该柱状部位。如申请专利范围第1项所述之记忆胞，其中该底电极之该柱状部位的宽度系小于用来形成该记忆胞之一微影制程的一最小特征尺寸。如申请专利范围第1项所述之记忆胞，其中该柱状部位包含一材料，而该材料具有大于该基底部位材料的一电阻率。如申请专利范围第1项所述之记忆胞，其中每一该顶电极及该底电极包含选自以下一群组之一元素：钛、钨、钼、铝、铜、铂、铱、镧、镍、氮、氧和钌及其结合。如申请专利范围第1项所述之记忆胞，其中该记忆材料系包含选自于以下群组一种或多种材料：锗、锑、碲、硒、铟、镓、铋、锡、铜、钯、铅、硫、矽、氧、磷、砷、氮及金。如申请专利范围第1项所述之记忆胞，其中该底电极之该柱状部位的宽度系小于约30 nm。一种制造一记忆胞的方法，该方法包含：形成一底电极包含一基底部位及一柱状部位在该基底部位之上，该柱状部位具有小于该基底部位之一宽度，其中该柱状部位具有一第一材料其与包含于该基底部位之一第二材料并不类似；形成一介电层围绕该底电极且具有一顶表面；形成一凹陷由该介电层的顶表面延伸至该柱状部位的一顶表面，该凹陷具有一宽度实质相等于该底电极之该柱状部位之该宽度；形成一记忆元件该底电极之上且在该凹陷内包含一凹陷部位，并与该底电极之该柱状部位的该顶表面相连接；以及形成一顶电极在该记忆元件之上。如申请专利范围第8项所述之方法，其中该凹陷系自动对准于该底电极之该柱状部位。如申请专利范围第8项所述之方法，其中该底电极之该柱状部位的宽度系小于用来形成该记忆胞之一微影制程的一最小特征尺寸。如申请专利范围第8项所述之方法，其中该柱状部位包含一材料，而该材料具有大于该基底部位材料的一电阻率。如申请专利范围第8项所述之方法，其中形成一底电极的该步骤包含：形成一底电极材料层；形成一牺牲材料层在该底电极材料层之上；形成一蚀刻罩幕在该牺牲材料层之上；使用该蚀刻光罩蚀刻穿过该底电极材料层，因此形成一多层柱，而该多层柱包含具有底电极材料之一电极元件，以及具有牺牲材料之一牺牲元件在该电极元件之上，且该牺牲元件具有一宽度；缩小该牺牲元件的该宽度；使用该缩小宽度的牺牲元件做为一蚀刻罩幕来蚀刻穿过该电极元件之一部位，因而形成该底电极。如申请专利范围第12项所述之方法，其中该牺牲材料包含矽。如申请专利范围第12项所述之方法，其中该牺牲材料包含氮化矽。如申请专利范围第12项所述之方法，其中该缩小该牺牲元件之该宽度包含非等向性蚀刻该牺牲元件。如申请专利范围第12项所述之方法，其中形成一介电层之该步骤及形成一凹陷之该步骤包含：形成该介电层在该底电极以及该缩小宽度的牺牲元件之上；平坦化该介电层以露出该缩小宽度的牺牲元件；移除该缩小宽度的牺牲元件以形成自该介电层的一顶表面延伸之该凹陷，因而露出该底电极之该柱状部位的一顶表面。如申请专利范围第16项所述之方法，其中形成该记忆元件之该步骤及形成该顶电极之该步骤包含：形成一记忆材料层在该介电层之该顶表面之上及在该凹陷之内，以与该底电极之该柱状部位的该顶表面连接；形成一顶电极材料层在该记忆材料层之上；以及图案化该记忆材料层及该顶电极材料层。一种记忆装置，包含：一记忆存取层包含复数个记忆胞之存取电路，该存取电路包含一导电栓塞阵列延伸至该记忆存取层之一顶表面；复数个底电极，每一底电极包含一基底部位及一柱状部位在该基底部位之上，该柱状部位具有小于该基底部位之一宽度，其中每一底电极接触一对应的导电栓塞，其中该柱状部位之该宽度是小于30奈米；一介电层围绕该复数个底电极并具有一顶表面；复数条记忆材料条在该底电极之上及做为该复数个记忆胞之记忆元件，而每一记忆元件包含一凹陷部位由该介电层之该顶表面延伸至与其连接之一对应底电极的该柱状部位，其中每一该记忆元件之该凹陷部位具有一宽度实质地相等于该对应底电极之该柱状部位之该宽度；以及复数条顶电极条，每一顶电极条在一对应的记忆材料条之上。如申请专利范围第18项所述之记忆装置，更包含：复数条位元线在该复数个顶电极条之上；以及一导电介层孔之阵列耦接该顶电极条至一对应的位元线。